[論文レビュー] Spin-Orbit Logic with Magnetoelectric Nodes: A Scalable Charge Mediated Nonvolatile Spintronic Logic

Sasikanth Manipatruni, Dmitri E. Nikonov+3 more|arXiv (Cornell University)|Dec 17, 2015

Ferroelectric and Negative Capacitance Devices参考文献 54被引用数 56

ひとこと要約

この論文は、スピン軌道結合と磁電気スイッチングを用いて超低消費電力動作を実現するスケーラブルで非バージョンのスピントロニクス論理技術、Magneto-Electric Spin Orbit (MESO)論理を提案する。スイッチングエネルギーはデバイス幅（E_m ∝ W³）に対して立方則に、電圧（E_m ∝ V²）に対して2次則に比例する。これにより、100 mV未満の動作が可能となり、100 ps遅延で100 kT未満のスイッチングエネルギーを達成する。また、高いインターコネクト抵抗に対しても耐性を示す。

ABSTRACT

As nanoelectronics approaches the nanometer scale, a massive effort is underway to identify the next scalable logic technology beyond Complementary Metal Oxide Semiconductor (CMOS) computing. Such computing technology needs to improve switching energy & delay at reduced dimensions, allow improved interconnects and provide a complete logic/memory family. However, a viable beyond-CMOS logic technology has remained elusive. Here, we propose a scalable spintronic logic device which operates via spin-orbit transduction combined with magneto-electric switching. The proposed Magneto-Electric Spin Orbit (MESO) logic enables a new paradigm to continue scaling of logic performance to near thermodynamic limits for GHz logic (100 kT switching energy at 100 ps delay). The proposed MESO devices scale strongly and favorably with critical dimensions of the device, showing a cubic dependence of switching energy on size, (E_m proportional to W^3), and square dependence on voltage (E_m proportional to V^2). The excellent scaling is obtained thanks to the properties of the spin orbit effects (e.g. Inverse Spin Hall Effect (ISHE) and Inverse Rashba-Edelstein Effect (IREE)) and the dependence of capacitance on size. The operating voltages for these devices are predicted to be < 100 mV allowing a significant jump ahead of historic trends of scaling voltage with size and corresponding reduction of energy. Interconnect resistance is a critical obstacle for scaling beyond 10 nm dimensions. We project a less detrimental impact of interconnect resistance and show that MESO logic is amenable for highly resistive interconnects (100 uOhm.cm-1 mOhm.cm) which opens a possibility to use nano-metallic (width < bulk electron mean free path) or doped semiconducting wires (width<5 nm). A scalable, CMOS compatible, non-volatile logic family proposed here may enable the next multi-generational scaling of computing devices.

研究の動機と目的

• ナノスケールでの寸法に達した際の従来のCMOSのエネルギーおよびスケーリングの限界を克服するスケーラブルなCMOSを超える論理技術の開発。
• 最小限のスイッチングエネルギーと高い速度を実現する非バージョンで電荷を介した論理動作の実現。
• デバイスサイズに応じた良好なスケーリングを維持しつつ、動作電圧を100 mV未満に低減すること。
• 10 nm未満の技術ノードにおけるインターコネクト抵抗の影響を軽減すること。
• 複数世代にわたるコンピューティングスケーリングに適したCMOS準拠で完全に統合された論理およびメモリファミリーの設計。

提案手法

• MESOデバイスは、逆スピンホール効果（ISHE）および逆ラシュバ＝エデルシュタイン効果（IREE）などのスピン軌道効果を用い、電流をスピン電流に変換する。
• 磁電気（ME）スイッチングを用いて、極めて低い電圧でデバイスノードの磁気状態を制御する。
• スピン軌道材料とMEヘテロ構造を統合したデバイス構造により、エネルギー損失を最小限に抑えた電圧制御磁気スイッチングを実現する。
• デバイスシミュレーションおよびエネルギー計算を用いて、幅（W）および電圧（V）に伴うスイッチングエネルギーのスケーリングをモデル化し、E_m ∝ W³およびE_m ∝ V²の関係を示した。
• システムは高い抵抗性インターコネクト（100–1000 Ω·μm）に対応するように設計されており、ナノ金属およびドーピングされた半導体ワイヤーを含む。
• 容量のスケーリングとスピン軌道抵抗率を活用することで、有利なエネルギースケーリング傾向を達成する。

実験結果

リサーチクエスチョン

• RQ1 スピン軌道効果と磁電気効果を組み合わせることで、ナノスケールで非バージョンで低エネルギーの論理動作を実現できるか？
• RQ2 このようなシステムにおいて、スイッチングエネルギーのデバイスサイズおよび電圧に伴うスケーリング特性はいかなるものか？
• RQ3 スケーラブルなスピントロニクス論理アーキテクチャにおいて、インターコネクト抵抗はどの程度耐えられるか？
• RQ4 100 mV未満の動作電圧を維持しつつ、100 ps未満のスイッチング遅延を達成できるか？
• RQ5 提案されたMESO論理アーキテクチャはCMOSプロセスと互換性があり、複数世代にわたるデバイス進化にスケーラブルか？

主な発見

• スイッチングエネルギーはデバイス幅（E_m ∝ W³）に対して立方則に比例し、寸法が小さくなるに従い強力なエネルギースケーリングが可能になる。
• スイッチングエネルギーは印加電圧（E_m ∝ V²）に対して2次則に比例し、100 mV未満の電圧での動作が可能になる。
• 100 ps遅延で100 kT未満のスイッチングエネルギーを達成し、GHz論理の近接熱力学的限界に近づく。
• 高いインターコネクト抵抗に対しても耐性があり、ナノ金属および5 nm未満のドーピングされた半導体ワイヤーの使用をサポートする。
• デバイスシミュレーションにより、有利なエネルギースケーリングと低電圧動作が確認され、スピン軌道抵抗率および容量効果の補足的分析によって裏付けられた。
• MESO論理ファミリーはCMOS準拠であり、将来のコンピューティングスケーリングに適した完全な非バージョン論理／メモリシステムを実現可能である。