[論文レビュー] Strix: An End-to-End Streaming Architecture with Two-Level Ciphertext Batching for Fully Homomorphic Encryption with Programmable Bootstrapping

Adiwena Putra, Prasetiyo+3 more|arXiv (Cornell University)|May 19, 2023

Cryptography and Data Security被引用数 4

ひとこと要約

Strixは、トーラス上の完全準同型暗号（TFHE）のためのドメイン特化型ハードウェアアクセラレータを提案する。2段階の暗号テキストバッチ処理方式（デバイスレベルおよびコアレベルのバッチ処理）と完全パイプライン化されたストリーミングアーキテクチャを組み合わせることで、高スループットのプログラマブルブートストラップ（PBS）を実現する。ブラインドローテーションの断片化を解消し、専用の機能ユニットと折りたたみ型FFTマイクロアーキテクチャによりメモリおよび計算リソースの利用を最適化することで、CPU実装と比較して1,067倍、GPU実装と比較して37倍のスループットを達成し、最新のTFHEアクセラレータと比較して7.4倍の高速化を実現した。

ABSTRACT

Homomorphic encryption (HE) enables computations on encrypted data by concealing information under noise for security. However, the process of bootstrapping, which resets the noise level in the ciphertext, is computationally expensive and requires a large bootstrapping key. The TFHE scheme offers a faster and programmable bootstrapping algorithm called PBS, crucial for security-focused applications like machine learning. Nevertheless, the current TFHE scheme lacks support for ciphertext packing, resulting in low throughput. This work thoroughly analyzes TFHE bootstrapping, identifies the bottleneck in GPUs caused by the blind rotation fragmentation problem, and proposes a hardware TFHE accelerator called Strix. Strix introduces a two-level batching approach to enhance the batch size in PBS, utilizes a specialized microarchitecture for efficient streaming data processing, and incorporates a fully-pipelined FFT microarchitecture to improve performance. It achieves significantly higher throughput than state-of-the-art implementations on both CPUs and GPUs, outperforming existing TFHE accelerators by a factor of 7.4.

研究の動機と目的

• TFHEブートストラップにおける性能ボトルネック、特にGPU上でのブラインドローテーションの断片化がバッチ処理とスループットを制限する理由を解消する。
• TFHE固有の計算およびデータアクセスパターンに特化したハードウェアアクセラレータを設計する。特に、逐次的な暗号テキスト処理とプログラマブルブートストラップ（PBS）ワークロードを対象とする。
• CKKSに最適化された既存のFHEアクセラレータは、データ構造と計算要件の違いによりTFHEには直接適用できないため、その制限を克服する。
• デバイスレベルおよびコアレベルのバッチ処理により、バッチサイズを大幅に増加させることで、空間的および時間的並列性を向上させ、高スループットのPBSを実現する。
• 専用の完全パイプライン化された機能ユニットを用いたマイクロアーキテクチャ最適化により、メモリバッファのボトルネックを軽減し、面積効率を向上させる。

提案手法

• 2段階の暗号テキストバッチ処理を導入：デバイスレベルバッチ処理により、共有ブートストラップキーを用いて複数の暗号テキストを並列処理し、空間的再利用を向上させる。コアレベルバッチ処理により、各処理コアが複数の暗号テキストを逐次処理することで、時間的再利用を強化する。
• 暗号テキストを継続的に処理できるストリーミング型完全パイプラインアーキテクチャを設計し、アイドル時間を最小限に抑え、逐次PBS処理におけるスループットを最大化する。
• TFHEの分解処理を効率的に行うための新規マイクロアーキテクチャを提案。これは、効率的なPBS実行に不可欠な高スループットストリーミングデータ処理を可能にする。
• メモリアクセスオーバーヘッドを低減するための折りたたみ型FFTマイクロアーキテクチャと折りたたみ方式を採用。従来設計と比較して、2倍のスループットと1.7倍の面積削減を達成した。
• 固定外部メモリ帯域幅（300 GB/s）下での時間的並列性（TvLP）と計算的並列性（CLP）のトレードオフを分析し、アクセラレータの構成を最適化する。
• パラメータセットIVを用い、複数の構成を評価して最適なパフォーマンスポイントを特定。TvLP=8およびCLP=4が最適な構成として浮き彫りになった。

実験結果

リサーチクエスチョン

• RQ1 GPUベースのTFHEブートストラップにおける性能劣化の原因は何か。また、ブラインドローテーションの断片化がバッチ処理とスループットをどのように制限するのか。
• RQ2 デバイスレベルおよびコアレベルの2段階バッチ処理を効果的に活用することで、TFHEのプログラマブルブートストラップにおけるバッチサイズをどのように拡大できるか。
• RQ3 高スループットストリーミングPBSを実現するためのマイクロアーキテクチャ的最適化は、特に分解処理およびFFT演算においてどのようなものが必要か。
• RQ4 時間的並列性（TvLP）と計算的並列性（CLP）のトレードオフが、TFHE用ハードウェアアクセラレータのスループット、レイテンシ、メモリ帯域幅要件に与える影響は何か。
• RQ5 CPU、GPU、および既存のTFHEアクセラレータと比較して、Strixのようなカスタムハードウェアアクセラレータが達成できるパフォーマンス向上はどの程度か。

主な発見

• Strixは、CPU実装と比較して1,067倍、GPU実装と比較して37倍の高いスループットを達成し、同型計算における顕著な性能向上を示した。
• 最適な構成（TvLP=8、CLP=4）では、外部メモリ帯域幅257 GB/sで2,368 PBS/sのスループットを達成し、計算とメモリ利用のバランスを効果的に取った。
• 折りたたみ型FFTマイクロアーキテクチャは、非折りたたみ設計と比較して、面積を1.7倍削減し、スループットを2倍に向上させ、大幅な効率向上を実現した。
• CLPが高くなる構成（例：CLP=32）では、メモリ帯域幅が1 TB/sを超える必要があり、メモリバッファの制限を受けてスループットがわずか620 PBS/sにまで低下する。これは、バランスの取れた設計の重要性を示している。
• 最新のTFHEアクセラレータであるMatchaと比較して、Strixはスループットで7.4倍の高速化を達成し、TFHEアクセラレーションの新しいパフォーマンスベンチマークを確立した。
• 深層ニューラルネットワークの評価において、CPUと比較して38倍、GPUと比較して17倍の低レイテンシを達成し、実世界ワークロードにおける実用的利点を裏付けた。