[論文レビュー] Sub-1-us, Sub-20-nJ Pattern Classification in a Mixed-Signal Circuit Based on Embedded 180-nm Floating-Gate Memory Cell Arrays

Farnood Merrikh-Bayat, Xinjie Guo+4 more|arXiv (Cornell University)|Oct 6, 2016

Advanced Memory and Neural Computing参考文献 7被引用数 6

ひとこと要約

本稿では、埋め込み型180-nmフロatingゲートメモリアレイを用いて、1μs未塔、20-nJ未塔のパターン分類を達成するミックスド・シグナルニューロモルフィック回路を提案する。可変型フローティングゲート素子による高精度アナログベクトル・マトリクス乗算を活用することで、プロトタイプはMNISTで94.65%の精度を達成し、スピードとエネルギー効率の面で最新のデジタル実装を上回る性能を示した。

ABSTRACT

We have designed, fabricated, and successfully tested a prototype mixed-signal, 28x28-binary-input, 10-output, 3-layer neuromorphic network ("MLP perceptron"). It is based on embedded nonvolatile floating-gate cell arrays redesigned from a commercial 180-nm NOR flash memory. The arrays allow precise (~1%) individual tuning of all memory cells, having long-term analog-level retention and low noise. Each array performs a very fast and energy-efficient analog vector-by-matrix multiplication, which is the bottleneck for signal propagation in most neuromorphic networks. All functional components of the prototype circuit, including 2 synaptic arrays with 101,780 floating-gate synaptic cells, 74 analog neurons, and the peripheral circuitry for weight adjustment and I/O operations, have a total area below 1 mm^2. Its testing on the common MNIST benchmark set (at this stage, with a relatively low weight import precision) has shown a classification fidelity of 94.65%, close to the 96.2% obtained in simulation. The classification of one pattern takes less than 1 us time and ~20 nJ energy - both numbers much better than for digital implementations of the same task. Estimates show that this performance may be further improved using a better neuron design and a more advanced memory technology, leading to a >10^2 advantage in speed and a >10^4 advantage in energy efficiency over the state-of-the-art purely digital (GPU and custom) circuits, at classification of large, complex patterns.

研究の動機と目的

• 埋め込み型非揮発性メモリを用いた低消費電力・高速なニューロモルフィックプロセッサの開発を目的とし、リアルタイムパターン分類を実現する。
• ニューラルネットワーク推論における従来のデジタル実装のエネルギーおよび遅延のボトルネックを、アナログメモリ内演算を活用することで克服することを目的とする。
• スケーラブルでエネルギー効率の高いニューラルネットワーク加速を実現するため、埋め込み型フローティングゲートメモリアレイを統合した完全なミックスド・シグナル回路の実装を目的とする。
• 商業用180-nmフラッシュ技術を用いて、ニューロモルフィックシステムにおける高精度・低ノイズなシナプス重み記憶が可能かどうかを検証することを目的とする。
• パターン分類タスクにおいて、最新のデジタルアクセラレータをはるかに上回るスピードおよびエネルギー効率の性能指標を達成することを目的とする。

提案手法

• 非揮発性シナプス重み記憶として、埋め込み型180-nm NORフラッシュメモリアレイを採用し、約1%の解像度で高精度アナログチューニングが可能なように再設計した。
• 28×28のバイナリ入力、10の出力、74個のアナログニューロンを備えた3層フィードフォワードMLPアーキテクチャを実装し、すべてを1チップに統合した。
• フローティングゲート素子を用いて、メモリ内での直接的なアナログベクトル・マトリクス乗算を実現し、外部メモリへのデータ移動を排除し、遅延を低減した。
• リアルタイム動作を支援するため、イン・サイトでの重み調整、入出力インターフェース、信号条件付けのための周辺回路を設計した。
• フローティングゲート素子において低ノイズかつ長期的なアナログ保持特性を達成し、安定的かつ再現可能なシナプス重み値を実現した。
• 101,780個のシナプスセルおよび74個のニューロンを含むすべてのコンponentsを、1 mm²未満の面積に統合した。

実験結果

リサーチクエスチョン

• RQ1 埋め込み型180-nmフローティングゲートメモリアレイは、ニューロモルフィックコンピューティングにおける高精度・低ノイズなシナプス重み記憶に効果的に再利用可能か？
• RQ2 フローティングゲートアレイにおけるアナログメモリ内演算は、デジタル実装と比較して、パターン分類におけるエネルギー消費および遅延をどの程度低減できるか？
• RQ3 本手法を用いた完全統合型ミックスド・シグナルニューロモルフィック回路の実現可能な分類精度および性能（遅延、エネルギー）はどの程度か？
• RQ4 現在のプロトタイプを超えるニューロン設計およびメモリ技術の進歩に伴い、性能はどの程度スケーリング可能か？
• RQ5 アナログニューロンとメモリアレイを1チップに統合することで、1μs未塔の分類と20-nJ未塔のエネルギー消費を達成できるか？

主な発見

• プロトタイプは1入力パターンあたり1μs未塔の分類遅延を達成し、1μs未塔の推論能力を示した。
• 1回の分類あたりのエネルギー消費は約20 nJと測定され、最新のデジタルアクセラレータと比較して顕著に低かった。
• MNISTベンチマークにおいて、回路は94.65%の分類忠実度を達成し、シミュレーションで観測された96.2%の精度に近づいた。
• フローティングゲート素子では、安定した長期保持特性と低ノイズを示し、約1%の解像度で高精度なアナログ重みチューニングが可能となった。
• 101,780個のシナプスセルおよび74個のアナログニューロンを含む回路全体が、1 mm²未満のコンactな面積に統合された。
• 性能推定によると、高度なニューロン設計およびメモリ技術の導入により、スピードで100倍以上、エネルギー効率で10,000倍以上の向上が見込まれる。