[論文レビュー] System level specification and verification using Concurrent State Machines and COSMA environment

Wiktor B. Daszczuk, Jerzy Mieścicki+2 more|arXiv (Cornell University)|Mar 16, 2017

Formal Methods in Verification参考文献 2被引用数 3

ひとこと要約

本稿では、並行状態機械（CSM）とCOSMA 2.0環境を用いて、交通信号制御装置（TLC）の形式的システムレベル仕様と検証を提示する。CSMモデルが並列で非同期なコンポonentの構造的仕様化を可能にし、到達可能性グラフの構築と、システム要件の形式的検証を可能にすることを示す。また、その後続のVHDLコード生成に向けた実用的ガイダンスも提供する。

ABSTRACT

Traffic Light Controller, a typical benchmark device, is specified and verified using of a formal model called Concurrent State Machines (CSM) and the software environment COSMA 2.0, which supports the system level specification and analysis of concurrent, asynchronous and communicating units. The TLC itself is a system of three concurrent components (the controller and two timers). The paper introduces briefly the CSM model and illustrates how system components are specified, how the reachability graph of a system is obtained and how the requirements are formally verified. Finally, the hints for the generation of VHDL code for the TLC are given.

研究の動機と目的

• 並列で非同期なデジタルシステムのシステムレベル仕様と検証の形式的アプローチを示すこと。
• 相互に依存する動作を示す複数コンポonentシステムのモデリングと検証の複雑さに対処すること。
• 到達可能性チェックを用いた形式的解析により、システム要件の正しさを検証すること。
• 形式的仕様からハードウェア記述言語への実用的パスを提供すること。

提案手法

• 交通信号制御装置を、制御装置と2つのタイマーからなる3つの並列コンポonentとして、並行状態機械（CSM）でモデル化すること。
• COSMA 2.0環境を用いて、各CSMコンポonentの状態遷移と通信プロ rotocol を明示的に仕様化すること。
• システムの全状態と遷移を網羅的に探索可能な、グローバルな到達可能性グラフを構築すること。
• グラフ内のすべての到達可能な状態において要件が満たされているかを検証することで、システムレベルの要件を形式的に検証すること。
• モデル検査技術を用いて、安全特性およびライブネス特性の違反を検出すること。
• CSM仕様から合成可能なVHDLコードを自動生成するための変換ヒントを提供すること。

実験結果

リサーチクエスチョン

• RQ1 並行状態機械（CSM）を用いることで、複雑で並列的かつ非同期的なシステムコンポonentを効果的にモデル化できるか？
• RQ2 COSMA 2.0環境は、システムレベルの動作の仕様化と分析をどの程度支援できるか？
• RQ3 到達可能性解析による形式的検証は、交通信号制御装置のようなシステムの設計欠陥を検出できるか？
• RQ4 CSMとCOSMAを用いることで、その後続のハードウェア実装（VHDL）にどのような実用的影響を与えるか？
• RQ5 形式的仕様を、VHDLのようなハードウェア記述言語に体系的にマッピングする方法は何か？

主な発見

• CSMモデルは、明確に定義された状態遷移を持つ3つの相互作用コンポonentとしての交通信号制御装置の動作を成功裏に捉えた。
• COSMA 2.0環境により、システムの完全な到達可能性グラフが自動的に構築され、状態空間の網羅的探索が可能になった。
• 形式的検証により、すべての指定された安全特性およびライブネス要件が、すべての到達可能なシステム状態で満たされていることが確認された。
• 解析の結果、状態違反やデッドロックは検出されず、システム設計の正しさが検証された。
• 本稿は、CSM仕様から合成可能なVHDLコードに変換するための明確でトレーサブルなガイドラインを提供した。
• 本アプローチは、ハードウェア設計の初期段階で形式的手法をシステムレベルで適用する可能性を示した。