[論文レビュー] T-count Optimized Design of Quantum Integer Multiplication

Edgard Muñoz‐Coreas, Himanshu Thapliyal|arXiv (Cornell University)|Jun 15, 2017

Quantum Computing Algorithms and Architecture参考文献 17被引用数 11

ひとこと要約

本稿では、$4n+1$量子ビットのみを要する、ゴミ出力を排除したT-count最適化型量子整数乗算器を提案する。これは、入力キャリーを排除し、ゼロオペランドの制御加算器をToffoliゲートアレイに置き換えることで達成された、新規の条件付き加算回路によって実現された。本設計は、Babuの最近の研究と比較して平均で47.55%のT-count削減を達成し、LinらおよびJayashreeらの研究と比較してそれぞれ62.71%および26.30%のさらなる削減を実現した。また、線形の量子ビットスケーリングを維持している。

ABSTRACT

Quantum circuits of many qubits are extremely difficult to realize; thus, the number of qubits is an important metric in a quantum circuit design. Further, scalable and reliable quantum circuits are based on Clifford + T gates. An efficient quantum circuit saves quantum hardware resources by reducing the number of T gates without substantially increasing the number of qubits. Recently, the design of a quantum multiplier is presented by Babu [1] which improves the existing works in terms of number of quantum gates, number of qubits, and delay. However, the recent design is not based on fault-tolerant Clifford + T gates. Also, it has large number of qubits and garbage outputs. Therefore, this work presents a T-count optimized quantum circuit for integer multiplication with only $4 \cdot n + 1$ qubits and no garbage outputs. The proposed quantum multiplier design saves the T-count by using a novel quantum conditional adder circuit. Also, where one operand to the controlled adder is zero, the conditional adder is replaced with a Toffoli gate array to further save the T gates. To have fair comparison with the recent design by Babu and get an actual estimate of the T-count, it is made garbageless by using Bennett's garbage removal scheme. The proposed design achieves an average T-count savings of $47.55\%$ compared to the recent work by Babu. Further, comparison is also performed with other recent works by Lin et. al. [2], and Jayashree et. al.[3]. Average T-count savings of $62.71\%$ and $26.30\%$ are achieved compared to the recent works by Lin et. al., and Jayashree et. al., respectively.

研究の動機と目的

• Clifford + Tゲートセットを用いて、最小限のT-countを実現する耐故障型量子整数乗算器の設計を目的とする。
• 既存の設計でリソースのオーバーヘッドを増加させるゴミ出力およびアーキテクチャ用量子ビットを排除することを目的とする。
• 条件付き加算回路の最適化と、特定の部品をToffoliゲートに置き換えることでT-countを削減することを目的とする。
• ゴミ除去と耐故障型ゲートコストを考慮することで、最近の研究と公平な比較を可能にすることを目的とする。
• 線形の量子ビット増加と2次T-countスケーリングを実現するスケーラブルな設計を達成することを目的とする。

提案手法

• 入力キャリーなしのゴミが出ない量子条件付き加算回路を提案し、部分積の蓄積におけるTゲート使用量を削減する。
• 一方のオペランドがゼロである制御加算器を、Toffoliゲートアレイに置き換えることで、Tゲートのオーバーヘッドを排除する。
• Babuの設計に対してBennettのゴミ除去方式を適用し、ゴミが出ない設計にすることで、T-countの公平な比較を可能にする。
• 耐故障型実装のためのClifford + Tゲートセットを用い、T-countを主な最適化指標とする。
• すべての部品の正しさを検証するために、形式的検証とVerilogシミュレーションを実施する。
• 部分積の蓄積と加算段階の段階的解析を通じて、合計T-countを$21n^2 - 14$として導出する。

実験結果

リサーチクエスチョン

• RQ1 ゴミ出力を排除しつつ、最小限のT-countを実現する量子整数乗算器はどのように設計できるか？
• RQ2 ゴミ出力の除去が、耐故障型量子乗算器におけるT-countに与える影響は何か？
• RQ3 入力キャリーのない新規の条件付き加算回路は、量子乗算におけるTゲート使用量を削減できるか？
• RQ4 ゼロオペランドの制御加算器をToffoliゲートに置き換えることで、T-countと量子ビットコストにどのような影響があるか？
• RQ5 T-countと量子ビット効率の観点から、最近の最先端の量子乗算器と比較して、提案手法の相対的性能はどのようになるか？

主な発見

• 提案された量子整数乗算器は、ゴミ除去後のBabuの最近の設計と比較して、平均で47.55%のT-count削減を達成した。
• 本設計は、Linらの研究と比較して平均で62.71%、Jayashreeらの設計と比較して26.30%のT-count削減を実現した。
• 本設計は$4n+1$量子ビットのみを用い、ゴミ出力なしで、Babuのゴミが出ないバージョンと比較して平均77.07%の総量子ビット数削減を達成した。
• T-countは$\mathcal{O}(n^2)$にスケーリングし、量子ビット数は$\mathcal{O}(n)$にスケーリングするため、リソースの効率的スケーリングが可能である。
• 入力キャリーのない提案された条件付き加算回路は、部分積の蓄積における不要なTゲート操作を排除することで、Tゲート使用量を削減した。
• 形式的証明とVerilogシミュレーションにより、すべての提案部品および全体の乗算回路の機能的正しさが確認された。