[論文レビュー] TAPA: A Scalable Task-Parallel Dataflow Programming Framework for Modern FPGAs with Co-Optimization of HLS and Physical Design

Licheng Guo, Yuze Chi+10 more|arXiv (Cornell University)|Sep 6, 2022

Embedded Systems Design Techniques参考文献 71被引用数 4

ひとこと要約

TAPA は、粗大なフロアプランニングを用いて高水準合成（HLS）と物理設計を共同最適化することで、現代のFPGAにおける周波数を著しく向上させるタスク並列データフロープログラミングフレームワークです。43の設計において平均周波数を147 MHz から 297 MHz（102% の向上）に引き上げ、面積オーバーヘッドは最小限に抑えられ、かつてルーティング不可能であった16の設計についてもタイミングクロージャを回復させます。

ABSTRACT

In this paper, we propose TAPA, an end-to-end framework that compiles a C++ task-parallel dataflow program into a high-frequency FPGA accelerator. Compared to existing solutions, TAPA has two major advantages. First, TAPA provides a set of convenient APIs that allow users to easily express flexible and complex inter-task communication structures. Second, TAPA adopts a coarse-grained floorplanning step during HLS compilation for accurate pipelining of potential critical paths. In addition, TAPA implements several optimization techniques specifically tailored for modern HBM-based FPGAs. In our experiments with a total of 43 designs, we improve the average frequency from 147 MHz to 297 MHz (a 102% improvement) with no loss of throughput and a negligible change in resource utilization. Notably, in 16 experiments we make the originally unroutable designs achieve 274 MHz on average. The framework is available at https://github.com/UCLA-VAST/tapa and the core floorplan module is available at https://github.com/UCLA-VAST/AutoBridge.

研究の動機と目的

• マルチダイアーキテクチャとHBMを備えた現代の異種FPGAにおける高水準合成（HLS）におけるタイミングクロージャの課題を解決する。
• HLSと物理設計の間のギャップを解消するため、フロアプランニングをHLSコンパイルフローに統合する。
• HBM搭載FPGA上でスケーラブルかつ高周波数のタスク並列データフロープログラムを実現するため、HLSと物理設計の共同最適化を実現する。
• C++で複雑なタスク間通信パターンを表現するための実用的で使いやすいAPIを提供する。
• HBMや異種リソースに起因するタイミングチャレンジに対処する。

提案手法

• HLSコンパイル中に粗大なフロアプランニングステップを導入し、ダイ間および長距離インタコネクトを横断する重要なパスの正確なパイipelニングを支援する。
• フロアプランニング情報を用いてHLSと物理設計を共同最適化し、特にダイ境界を越える長距離でタイミングがCriticalなパスにレジスタを挿入する。
• HBMポートの自動バインディングとカスタマイズされたプログラミングAPIを実装し、HBM I/Oモジュールの面積オーバーヘッドを最小限に抑える。
• フロアプランの解空間を探索することで、タスク配置とインタコネクトルーティングを共同最適化し、タイミングを改善する。
• 再収束パスにわたる保守的なラテンシーバランス戦略を用い、スループットを維持しながら周波数を向上させる。
• 商用FPGAツールチェインと統合することで、互換性と実用的導入を確保する。

実験結果

リサーチクエスチョン

• RQ1 現代のマルチダイFPGAにおけるHLSと物理設計をどのように共同最適化することで、タイミングクロージャを改善できるか？
• RQ2 HLSコンパイル中に粗大なフロアプランニングを適用することで、周波数とルーティング可能性にどのような影響を与えるか？
• RQ3 共同最適化技術は、FPGAにおけるHBMと異種リソースによって生じるタイミングチャレンジを効果的に解消できるか？
• RQ4 TAPA は、かつてルーティング不可能であった設計のタイミングクロージャをどの程度回復できるか？
• RQ5 フロアプランニングをHLSに統合することで、タスク並列データフロープログラムのパフォーマンスとリソース利用効率にどのような影響を与えるか？

主な発見

• TAPA は43の設計の平均周波数を147 MHz から 297 MHz に向上させ、スループットに影響を与えることなく102% の向上を達成した。
• 16件の実験において、TAPA はかつてルーティング不可能であった設計に対してタイミングクロージャを達成し、平均周波数274 MHz を達成した。
• リソース利用効率にほとんど変化をもたらさない一方で、タイミングパフォーマンスを顕著に向上させた。
• HLSと物理設計の共同最適化により、現代のFPGAにおける主要なタイミングボトル neck である長距離ダイ間インタコネクトの効果的なパイipelニングが可能になった。
• TAPA のフロアプランニングおよびHBMに配慮した最適化により、HBM I/Oモジュールの面積オーバーヘッドが低減され、ルーティング効率が向上した。
• 本フレームワークは複数の実際のプロジェクトに成功裏に適用され、高性能FPGAアクセラレーションにおける実用性と有効性を実証した。