[論文レビュー] Techniques for combining fast local decoders with global decoders under circuit-level noise

Christopher Chamberland, Luís F. Gonçalves+3 more|arXiv (Cornell University)|Aug 2, 2022

Quantum Computing Algorithms and Architecture被引用数 8

ひとこと要約

本稿では、回路レベルのノイズ下における表面コードのためのハイブリッドデコードフレームワークを提案する。このフレームワークは、高速な3次元畳み込みニューラルネットワーク（NN）局所デコーダと、MWPM やユニオンファインドのようなグローバルデコーダを組み合わせるものである。局所NNデコーダは、局所的な誤りを補正することでシンディーム密度を低減するが、誤り伝搬を抑えるためにシンディームクラッシュおよび垂直クリーニング戦略を採用しており、これによりグローバルデコーディングが高速化され、論理的誤り閾値が約 $ p_{\text{th}} \approx 5 \times 10^{-3} $ に達する。

ABSTRACT

Implementing algorithms on a fault-tolerant quantum computer will require fast decoding throughput and latency times to prevent an exponential increase in buffer times between the applications of gates. In this work we begin by quantifying these requirements. We then introduce the construction of local neural network (NN) decoders using three-dimensional convolutions. These local decoders are adapted to circuit-level noise and can be applied to surface code volumes of arbitrary size. Their application removes errors arising from a certain number of faults, which serves to substantially reduce the syndrome density. Remaining errors can then be corrected by a global decoder, such as Blossom or Union Find, with their implementation significantly accelerated due to the reduced syndrome density. However, in the circuit-level setting, the corrections applied by the local decoder introduce many vertical pairs of highlighted vertices. To obtain a low syndrome density in the presence of vertical pairs, we consider a strategy of performing a syndrome collapse which removes many vertical pairs and reduces the size of the decoding graph used by the global decoder. We also consider a strategy of performing a vertical cleanup, which consists of removing all local vertical pairs prior to implementing the global decoder. Lastly, we estimate the cost of implementing our local decoders on Field Programmable Gate Arrays (FPGAs).

研究の動機と目的

• 故障許容量子計算における高いデコード遅延が、量子アルゴリズム実行中に指数関数的バッファバックログを引き起こす可能性があるという課題に対処すること。
• 回路レベルのノイズに耐性があり、スケーラブルで高速な局所デコーダを設計し、グローバルデコーディングの前段階でシンディーム密度を低減すること。
• 局所デコーダの補正によって生じる、強調されたシンディーム頂点の垂直ペアの生成を緩和すること。これらはシンディーム密度を増加させ、論理的失敗を引き起こす要因となる。
• シンディームクラッシュおよび垂直クリーニングといった効率的な後処理戦略を設計し、低シンディーム密度を維持し、正しいグローバルデコーディングを保証すること。
• FPGA上に実装する際のハードウェアコストを推定し、量子計算システムにおけるリアルタイム動作を可能にする。

提案手法

• 回転表面コードの時空ボリュームを対象とする3次元畳み込みニューラルネットワークデコーダを設計し、任意のコードサイズで局所的誤り補正を可能にする。
• 局所NNデコーダを、定数個の故障から生じる誤りに対して適用することで、グローバルデコーディングの前段階でアクティブなシンディーム欠陥の数を低減する。
• シンディームクラッシュ手順を実装し、強調された頂点の大部分の垂直ペアを削除することで、グローバルデコーダのデコーディンググラフのサイズを縮小する。
• 垂直クリーニングプロトコルを導入し、グローバルデコーディングの前段階で局所的な垂直ペアを除去する。方向性は、測定ラウンドの中点周辺のシンディーム密度分布に基づいて選択する。
• 低重み完全マッチング（MWPM）を、縮小されたシンディームグラフ上でグローバルデコーダとして用い、高速かつ正確な論理的誤り補正を実現する。
• FPGAへのデプロイメントを最適化するため、リソース要件とスループットを推定し、量子ハードウェアスタックにおけるリアルタイム動作を可能にする。

実験結果

リサーチクエスチョン

• RQ1 3次元畳み込みニューラルネットワークデコーダは、表面コードにおける回路レベルのノイズに効果的に適応可能であり、シンディーム密度を低減し、グローバルデコーディングを高速化できるか？
• RQ2 局所NNデコーダの補正は、特に強調されたシンディーム頂点の垂直ペアの形成にどのように影響を与えるか？
• RQ3 シンディームクラッシュや垂直クリーニングといった戦略は、垂直ペアによるシンディーム密度の増加や論理的失敗を効果的に低減できるか？
• RQ4 回路レベルのノイズ下で、局所NNデコーディングとグローバルデコーディングを組み合わせた場合の実現可能な論理的誤り閾値は何か？
• RQ5 FPGA上にリアルタイム量子エラー訂正パイプラインで実装するための、提案された局所NNデコーダのハードウェアリソース要件は何か？

主な発見

• 提案された3次元畳み込みNN局所デコーダは、時空ボリューム内の定数個の故障に起因する局所的誤りを効果的に補正し、シンディーム密度を低減する。
• シンディームクラッシュは、シンディーム欠陥の数とデコーディンググラフのサイズを顕著に低減し、性能損失を最小限に抑えつつ、より高速なグローバルデコーディングを可能にする。
• 中点周辺のシンディーム密度分布に基づいて方向性を決定した垂直クリーニングを適用することで、測定誤りシーケンスによって引き起こされるタイムライクな論理的失敗を防止できる。
• ハイブリッドデコードアプローチにより、論理的誤り閾値が約 $ p_{\text{th}} \approx 5 \times 10^{-3} $ に達し、回路レベルのノイズ下でも競争力のある性能を示した。
• 局所NNデコーダは、低遅延かつ高スループットでFPGAに実装可能と推定され、近い将来のハードウェアにおけるリアルタイム量子エラー訂正に適している。
• 利点がある一方で、垂直クリーニングはタイムライク距離を維持するため、必要なコード距離 $ d_m $ を $ d_m > 4m - 5 $ に引き上げる必要がある。これは、代替プロトコルによって緩和されない限り、アルゴリズム実行時間を倍増させる可能性がある。