[論文レビュー] Testable Designs of Toffoli Fredkin Reversible Circuits

Hari Mohan Gaur, Ashutosh Kumar Singh+1 more|arXiv (Cornell University)|Aug 17, 2021

Quantum Computing Algorithms and Architecture参考文献 22被引用数 4

ひとこと要約

本稿では、MCT、MCF、およびMCTFゲートを用いたトフォリ、フレドキン、および混合トフォリ-フレドキン可逆回路のための新規で検証可能な設計手法を提案する。本手法は、組み込みテスト可能性和回路の変更を統合し、テストのオーバーヘッドを最小限に抑える。このアプローチにより、最大75%の故障カバレッジと、ゲートコストが最大60%低減され、コスト指標およびテスト効率において、最先端の手法を著しく上回る。

ABSTRACT

Loss of every bit in traditional logic circuits involves dissipation of power in the form of heat that evolve to the environment. Reversible logic is one of the alternatives that have capabilities to mitigate this dissipation by preventing the loss of bits. It also have the potential to broaden the horizon of futuristic reckon with its applications to quantum computation. Application of testing strategies to the logic circuits is a necessity that guarantees their true functioning where the researchers are at par with solutions for the upcoming challenges and agreements for reversible logic circuits. Novel methods of designing Toffoli, Fredkin and mixed Toffoli-Fredkin gates based reversible circuits for testability are put fourth in this article. The proposed designs are independent of the implementation techniques and can be brought into real hardware devices after obtaining a stable fabrication environment. The experimentation for the proposed models are performed on RCViewer and RevKit tools to verify the functionality and computation of cost metrics. Fault simulations are carried out using C++ and Java to calculate fault coverage in respective methodologies. The results confirmed that all the presented work outperforms existing state-of-art approaches.

研究の動機と目的

• ナノスケールCMOS回路における電力損失と過熱の増大する課題に対処するため、近似的にゼロのエネルギー計算を実現する可逆論理を活用すること。
• 組み込みテスト可能性和効率的な回路変更を用いて、可逆回路におけるテストのオーバーヘッドを低減し、テストデータ量とハードウェアコストを最小限に抑えること。
• フルアダー、リップルキャリーアダー、乗算器などの主要なデータパス素子（DPE）のスケーラブルでテスト可能な設計を向上させ、コスト指標を改善すること。
• 新規の故障検出技術を用いて、可逆回路のオンラインおよびオフラインテストの包括的フレームワークを確立すること。
• 合成アルゴリズムへのテスト可能性の統合を可能とし、外部テストへの依存を減らし、設計の複雑さを最小限に抑えること。

提案手法

• 単一ビットのストップアット故障を想定した、内在的テスト可能性を有する多重制御トフォリ（MCT）、多重制御フレドキン（MCF）、および混合MCTFゲートを用いた新規な設計手法を提案する。
• 設計の複雑さやテストデータ量の増加なしに、故障検出能力を向上させるための回路変更技術を導入する。
• 一般テストセットと決定論的テストパターン生成を用いて、提案されたすべての設計で完全な故障カバレッジを保証する。
• 関数的検証およびコスト指標（ゲートコスト、ゴミ出力、量子コスト）の計算に、RCViewerおよびRevKitツールを活用する。
• C++およびJavaを用いた故障シミュレーションにより、ベンチマーク回路全体における故障カバレッジとテスト効率を評価する。
• 4〜64ビット回路を対象に、テスト可能なDPE（フルアダー、リップルキャリーアダー、乗算器）の設計に本フレームワークを適用し、性能を評価する。

実験結果

リサーチクエスチョン

• RQ1 MCT、MCF、MCTF可逆回路に組み込みテスト可能性を効果的に統合する方法は何か？ その際、設計コストへの影響を最小限に抑えるには？
• RQ2 可逆論理において、テストデータ量を低減しつつも高い故障カバレッジを維持するための回路変更技術とは何か？
• RQ3 既存の最先端手法と比較して、提案手法がゲートコスト、ゴミ出力、量子コストをどの程度低減できるか？
• RQ4 提案されたテスト可能なDPE（例：FA、RCA、MUL）は、複数のベンチマーク設定で顕著なコスト低減を達成できるか？
• RQ5 提案されたテスト手法は、可逆回路における単一ストップアット故障の完全な故障カバレッジを達成するのにどの程度効果的か？

主な発見

• 提案されたテスト可能な設計は、MCTFベースの手法で最大75%の故障カバレッジ、MCTベースで61%、MCFベースで49%の故障カバレッジを達成し、すべての故障モデルで完全なカバレッジを実現した。
• 最近の文献と比較して、提案されたALUアーキテクチャでは最大60%のゲートコスト低減が達成され、乗算器回路では44%の低減が実現した。
• MCTベースのオフラインテスト手法では、コスト指標が最大44%低減された一方、MCFベースの手法ではコスト指標が100%低減された。
• フルアダー（FA）設計では、すべての指標で平均11%のコスト低減が達成された。リップルキャリーアダー（RCA）では12%の低減が達成された。
• 本フレームワークにより、設計段階でテスト可能性を埋め込むことで、追加のハードウェアやテスト時間の削減が可能となり、テストのオーバーヘッドが最小限に抑えられた。
• 結果として、すべてのコスト指標において、先行研究を著しく上回る一貫した優位性が示され、スケーラブルな可逆回路におけるテスト可能性および効率性に顕著な改善が見られた。