[論文レビュー] The Analog Front-end for the LGAD Based Precision Timing Application in CMS ETL

Quan Sun, S. Dogra+21 more|arXiv (Cornell University)|Dec 28, 2020

Particle Detector Development and Performance参考文献 9被引用数 6

ひとこと要約

この論文では、CMSエンドキャップタイムイングレイヤー（ETL）用の最初の65 nm CMOSミニASICプロトタイプであるETROC0を提示する。低利得アバランチ検出器（LGAD）に最適化されたアナログフロントエンド（プリアンプおよびディスクリミネータ段階を含む）を備え、1ヒットあたり40–50 psの時間分解能を達成することを目的としている。ビームテストでは、プリアンプ波形から33 psの分解能が得られ、ディスクリミネータパルスからは41 psの分解能が得られ、全イオン化線量100 MRadの照射後にも性能劣化が認められなかった。

ABSTRACT

The analog front-end for the Low Gain Avalanche Detector (LGAD) based precision timing application in the CMS Endcap Timing Layer (ETL) has been prototyped in a 65 nm CMOS mini-ASIC named ETROC0. Serving as the very first prototype of ETL readout chip (ETROC), ETROC0 aims to study and demonstrate the performance of the analog frontend, with the goal to achieve 40 to 50 ps time resolution per hit with LGAD (therefore reach about 30ps per track with two detector-layer hits per track). ETROC0 consists of preamplifier and discriminator stages, which amplifies the LGAD signal and generates digital pulses containing time of arrival and time over threshold information. This paper will focus on the design considerations that lead to the ETROC front-end architecture choice, the key design features of the building blocks, the methodology of using the LGAD simulation data to evaluate and optimize the front-end design. The ETROC0 prototype chips have been extensively tested using charge injection and the measured performance agrees well with simulation. The initial beam test results are also presented, with time resolution of around 33 ps observed from the preamplifier waveform analysis and around 41 ps from the discriminator pulses analysis. A subset of ETROC0 chips have also been tested to a total ionizing dose of 100 MRad with X-ray and no performance degradation been observed.

研究の動機と目的

• HL-LHC用に、LGADベースの高精度時間測定を実現する低消費電力で放射線耐性を持つアナログフロントエンドを開発すること。
• 1ヒットあたり50 ps未満の時間分解能を達成し、2レイヤーのヒットを用いて30–35 psのトラックレベル時間分解能を実現すること。
• 高放射線環境下、特に全イオン化線量100 MRadまでにわたる条件下でもフロントエンドの性能が維持されることを保証すること。
• ビームテストの前段階として、LGADのシミュレーションデータとチャージインジェクションテストを用いて設計を検証すること。
• 次世代ETROC1チップの基盤を確立し、TDCを統合し、信号チェーン全体を評価すること。

提案手法

• 65 nm CMOSでプリアンプおよびディスクリミネータアーキテクチャを設計し、LGAD信号を増幅し、到着時刻（TOA）およびしきい値超過時間（TOT）のデジタルパルスを生成する。
• LGADのシミュレーションデータを用いて信号応答をモデル化し、時間分解能と信号忠実性の最適化を図る。
• TOT情報を用いたタイムウォーク補正を実装し、TOAの精度を向上させる。
• チャージインジェクションテストを実施し、異なるバイアスおよび電源モードにおける時間性能と消費電力の検証を行う。
• フェルミルブのビームテストを実施し、プリアンプ波形からのCFDベースの時間抽出を用いて実際の時間分解能を測定する。
• X線を用いたTIDテストを100 MRadまで実施し、アナログフロントエンドの放射線耐性を評価する。

実験結果

リサーチクエスチョン

• RQ1 65 nm CMOSアナログフロントエンドは、高レート・高放射線環境下でLGADセンサーと接続された場合、1ヒットあたり40–50 psの時間分解能を達成できるか？
• RQ2 放射線線量が増加する条件下でプリアンプおよびディスクリミネータ段階の性能はどのように劣化するか？100 MRadの照射後も仕様を維持できるか？
• RQ3 テスト中に使用される外部スパイリングバッファは、測定された時間性能にどの程度影響を及ぼすか？また、実際のフロントエンド応答と比べてどう異なるか？
• RQ4 シミュレーションに基づく設計手法は、ビームテストにおける実世界の性能をどれほど正確に予測できるか？
• RQ5 ETROC0のフロントエンド設計は、次世代のETROC1チップ（TDC統合および信号チェーン全体評価対応）に直接再利用可能か？

主な発見

• ETROC0プロトタイプは、定数分率時間測定法を用いたプリアンプ波形解析により、33 psの時間分解能を達成した。これは、優れた信号忠実性と低ジッタを示している。
• ディスクリミネータ出力はTOTベースのタイムウォーク補正を経て41 psの時間分解能を示したが、シミュレーションの期待値をわずかに下回ったが、設計目標内に収まった。
• 測定された時間性能および消費電力（1チャネルあたり3 mW未満）は、シミュレーション結果とよく一致しており、設計手法の妥当性が裏付けられた。
• 100 MRadの全イオン化線量照射後、ETROC0チップに性能劣化は観察されず、放射線耐性が確認された。
• ETROC0のフロントエンド設計は、次期プロトタイプであるETROC1に成功裏に再利用され、TDCを統合し、直接的なスパイドなしの時間測定が可能となった。
• ビームテスト結果は、ETROC0のフロントエンドがCMS ETLにおける高精度時間測定に適していることを確認した。今後はETROC1の信号チェーン全体を用いたさらなる検証が計画されている。