[論文レビュー] The Future of Quantum Computing with Superconducting Qubits

Sergey Bravyi, Oliver Dial+3 more|arXiv (Cornell University)|Sep 14, 2022

Quantum Computing Algorithms and Architecture被引用数 11

ひとこと要約

この論文は、エラー低減、回路連結、ヒューリスティックな量子アルゴリズムを組み合わせることで、超伝導キュービットを用いて近い将来に量子優位性を達成するロードマップを提唱している。同時に、改善されたエラー訂正符号とモジュラーで量子中心のスパコンアーキテクチャを通じて、フォールトトレランス量子計算への道を進める。主な貢献は、ハードウェア・ソフトウェア共同最適化による、ノイズの多い中規模量子（NISQ）デバイスからフォールトトレランスシステムへの実用的で段階的な移行である。

ABSTRACT

For the first time in history, we are seeing a branching point in computing paradigms with the emergence of quantum processing units (QPUs). Extracting the full potential of computation and realizing quantum algorithms with a super-polynomial speedup will most likely require major advances in quantum error correction technology. Meanwhile, achieving a computational advantage in the near term may be possible by combining multiple QPUs through circuit knitting techniques, improving the quality of solutions through error suppression and mitigation, and focusing on heuristic versions of quantum algorithms with asymptotic speedups. For this to happen, the performance of quantum computing hardware needs to improve and software needs to seamlessly integrate quantum and classical processors together to form a new architecture that we are calling quantum-centric supercomputing. Long term, we see hardware that exploits qubit connectivity in higher than 2D topologies to realize more efficient quantum error correcting codes, modular architectures for scaling QPUs and parallelizing workloads, and software that evolves to make the intricacies of the technology invisible to the users and realize the goal of ubiquitous, frictionless quantum computing.

研究の動機と目的

• 完全なフォールトトレランスなしで、近い将来に量子優位性を達成するための道筋を特定すること。
• 限られたエラー訂正能力のもとで、ノイズの多い量子回路から有用な情報を抽出する課題に対処すること。
• 大規模な量子計算に適したリソースのオーバーヘッドを低減する、スケーラブルで効率的な量子エラー訂正方式を設計すること。
• 量子中心のスパコンモデルを通じて、古典的および量子プロセッサをシームレスに統合すること。

提案手法

• 完全なエラー訂正なしで出力の正確性を向上させるために、パウリエラー低減（PEM）や確率的エラーキャンセレーション（PEC）などの量子エラー低減技術を採用する。
• 空間的局所性と古典的通信を活用して、複数のQPUに分散した小さなサブ回路に大規模な回路を分解する回路連結手法を実装する。
• 浅い回路に基づくヒューリスティックな量子アルゴリズムを設計し、漸近的な高速化を実現するとともに、現在のハードウェアの正確性レベルと互換性を持つようにする。
• 表面コードの代替として、より効率的な低密度パリティーチェック（LDPC）量子コードの使用を提案する。これにより、論理キュービットの密度が向上し、オーバーヘッドが低減される。
• 古典的および量子コントローラーを密接に統合したクラスタ型の量子中心のスパコンアーキテクチャを設計し、遅延を最小限に抑え、リアルタイムの古典的・量子連携を可能にする。
• ハードウェアの複雑さを抽象化するソフトウェアスタックを開発し、アプリケーション開発者が低レベルのインfraにこだわることなくアルゴリズム開発に集中できるようにする。

実験結果

リサーチクエスチョン

• RQ1 完全なエラー訂正なしで、ゲート正確性が約99.99％のノイズの多い量子回路から、有用な計算結果をどのように抽出できるか？
• RQ2 量子プロセッサと古典プロセッサを効果的に統合することで、近い将来のQPUの計算範囲をどのように拡張できるか？
• RQ3 漸近的な高速化を実現するヒューリスティック版の量子アルゴリズムを、現在のノイズの多いハードウェアで効率的に実行できるように設計できるか？
• RQ4 エラー訂正をどのように効率化すれば、フォールトトレランス量子計算に必要な物理キュービットのオーバーヘッドを低減できるか？
• RQ5 スケーラブルでモジュラーかつ並列化可能な量子計算を実現するには、どのようなハードウェアおよびソフトウェアアーキテクチャが必要か？

主な発見

• 実用的な問題サイズでは、表面コードによるエラー訂正により回路サイズがほぼ6桁以上に増大し、近い将来のQPUには実現不可能なコストになる。
• 最新のエラー低減技術であるPECは数学的性能保証を提供できるが、指数関数的な古典的処理コストを伴う。これは、ハードウェアの向上に伴い低下すると予想される。
• 回路連結により、大規模な回路を小さなサブ回路に分解し、古典的後処理で結果を統合することで、現在のハードウェアの能力を効果的に拡張できる。
• 低密度パリティーチェック（LDPC）コードは、表面コードと比較して論理キュービットの符号化レートが高く、物理キュービットのオーバーヘッドが低減されるため、より効率的な量子エラー訂正の道筋を示している。
• 2次元でないキュービット接続を持つモジュラーなアーキテクチャは、高度なエラー訂正コードの実現と、スケーラブルで並列化可能な量子計算の実現に不可欠である。
• 古典的および量子コントローラーを密接に統合した量子中心のスパコンモデルにより、低遅延な連携、回路カット、ハイブリッド古典量子ワークフローのサーバーレス実行が可能になる。