[論文レビュー] The SpiNNaker 2 Processing Element Architecture for Hybrid Digital Neuromorphic Computing

Sebastian Höppner, Yexin Yan+16 more|arXiv (Cornell University)|Mar 15, 2021

Advanced Memory and Neural Computing参考文献 1被引用数 34

ひとこと要約

この論文は22nm FDSOI上に構築された SpiNNaker2 processing element アーキテクチャを特徴とし、適応ボディバイアスと DVFS、SNN および DNN ワークロード用アクセラレータを含む quad-PE NoC-enabled MPSoC 設計を提示する。

ABSTRACT

This paper introduces the processing element architecture of the second generation SpiNNaker chip, implemented in 22nm FDSOI. On circuit level, the chip features adaptive body biasing for near-threshold operation, and dynamic voltage-and-frequency scaling driven by spiking activity. On system level, processing is centered around an ARM M4 core, similar to the processor-centric architecture of the first generation SpiNNaker. To speed operation of subtasks, we have added accelerators for numerical operations of both spiking (SNN) and rate based (deep) neural networks (DNN). PEs communicate via a dedicated, custom-designed network-on-chip. We present three benchmarks showing operation of the whole processor element on SNN, DNN and hybrid SNN/DNN networks.

研究の動機と目的

• SpiNNaker2 processing element アーキテクチャとその 22nm FDSOI 実装を紹介する。
• エネルギー効率の高い near-threshold 動作のための adaptive body biasing と DVFS を説明する。
• スパイキングおよびレートベースの計算用アクセラレータ（DNN のための MAC アレイ）を提示する。
• スケーラブルなニューロモルフィック計算を実現する QPE/NoC ベースのシステムアーキテクチャを説明する。
• SNN, DNN およびハイブリッド SNN/DNN ネットワークに対するベンチマークを示す。

提案手法

• Floating-point ユニットを備えた ARM Cortex-M4F コアを中心とした Processing Element を実装する。
• 神経計算を加速するため、CONV/MM 演算用の 16x4 8-bit MAC アレイを統合する。
• near-threshold 電圧/周波数で動作させるために adaptive body biasing (ABB) と DVFS を使用する。
• 通信のために four PEs を quad-processing-element (QPE) に編成し、2-mesh NoC (DNoC と CNoC) を用いる。
• DVFS レベル PL1 (0.50V, 200MHz) および PL2 (0.60V, 400MHz) と ULV 動作の設計フローを提供する。
• CoreMark、8-bit 行列乗算、synfire chain SNN、Neural Engineering Framework (NEF)、および DNN レイヤでベンチマークを行う。

実験結果

リサーチクエスチョン

• RQ1 SpiNNaker2 は near-threshold 動作でエネルギー効率の高いニューロモルフィック計算をどのように達成するか。
• RQ2 22nm FDSOI の SpiNNaker2 PE における ABB と DVFS が性能とリーク電力に与える影響は何か。
• RQ3 共通の PE アーキテクチャは SNN、DNN、およびハイブリッド SNN/DNN ワークロードを効率的にサポートできるか。
• RQ4 スケーラブルなニューロモルフィックシステムのための QPE/NoC アーキテクチャの利点は何か。
• RQ5 専用数値加速器（MAC、exp/log、RNG）はハイブリッドニューラルネットワークの性能をどう改善するか。

主な発見

• ABB-enabled near-threshold operation は、リークの管理可能な範囲で顕著なエネルギー効率向上をもたらす。
• 16x4 MAC アレイは CONV および MM 演算を加速し、DNN ワークロードのスループットを向上させる。
• DVFS は PL1 と PL2 の間で SNN ベンチマークの活動駆動性能スケーリングを可能にし、電力を削減する。
• ハイブリッド SNN/DNN ベンチマークは、選択レイヤで ARMNN 実装に対して顕著な速度向上とエネルギー効率の改善を示す。
• Synfire chain と NEF のベンチマークは、SpiNNaker2 で DVFS とアクセラレータを使用する際に顕著な電力と性能の利点を示す。
• The QPE/NoC design は、マルチチップおよび大規模ニューロモルフィックシステムを可能にするスケーラブルで非同期の通信をサポートする。