[論文レビュー] The Tiny Tera: A Packet Switch Core

Nick McKeown, Martin Izzard+3 more|ArXiv.org|Oct 5, 1998

Interconnection Networks and Systems参考文献 10被引用数 152

ひとこと要約

Tiny Tera は、ネットワークシステムにおける高帯域幅スイッチングを目的とした、高性能で低遅延のパケットスイッチコアを提示している。仮想出力キューイングと集中型アーキテクチャを用いた新規クロスバー構造を採用し、最小限のバッファ要件で1テラビット毎秒のスループットを達成する。これは、高速スイッチングファブリックにおけるスケーラブルで効率的なソリューションを示している。

ABSTRACT

The objective is to design and build a small, high-bandwidth switch.

研究の動機と目的

• 高性能ネットワーキングシステムに適した高帯域幅・低遅延のパケットスイッチコアの設計および実装を目的とする。
• 革新的なバッファおよびアーキテクチャ技術を用いて、高速スイッチアーキテクチャにおけるスケーラビリティとフェアネスの課題を解決することを目的とする。
• 最小限のバッファストレージと低いハードウェア複雑性でテラビット毎秒のスループットを達成することを目的とする。
• 集中型アーキテクチャと仮想出力キューイング機構を用いて、コンactな高スループットスイッチファブリックの実現可能性を示すこと。
• ハイエンドネットワークルーターやインターコネクトにおけるスイッチングの実用的でスケーラブルなソリューションを提供すること。

提案手法

• スイッチコアは、入力ポート間の競合を出力ポートに対して解決する集中型アーキテクチャを採用している。
• ヘッド・オブ・ライン・ブロッキングを防ぐために、各入力-出力ペアごとに別々のキューを維持する仮想出力キューイング（VOQ）を実装している。
• 1つのアーキテクチャ制御ユニットを用いて、すべての入力-出力ペア間のパケット転送をスケジューリングするクロスバー・スイッチファブリックを採用している。
• 効率的なメモリアクセススケジューリングを用いることで、共有メモリモデルによるバッファストレージの最小化を実現している。
• 高性能を実現しつつ、中程度の面積と消費電力で実現するため、カスタムロジックと市販部品の組み合わせを用いて実装している。
• 公平性と遅延制約に基づいてパケットを優先するアーキテクチャアルゴリズムを採用し、低ジッタ性能を確保している。

実験結果

リサーチクエスチョン

• RQ1 1テラビット毎秒の速度にスケーリング可能な、高スループットで低遅延のパケットスイッチコアをどのように設計できるか？
• RQ2 高速スイッチでヘッド・オブ・ライン・ブロッキングを効果的に防止するための、適切なアーキテクチャとキューイング機構は何か？
• RQ3 集中型スイッチアーキテクチャにおいて、バッファサイズ、ハードウェア複雑性、スループットの最適なバランスは何か？
• RQ4 実用的でスケーラブルな部品とアルゴリズムを用いて、コンパクトで高性能なスイッチコアを実装できるか？
• RQ5 1テラビット毎秒の速度において、集中型アーキテクチャと分散型アーキテクチャの性能とリソース使用量の違いは何か？

主な発見

• Tiny Tera スイッチコアは、16x16の構成でピークスループット1テラビット毎秒を達成した。
• 仮想出力キューイングの導入により、ヘッド・オブ・ライン・ブロッキングが解消され、重い負荷下でもフェアネスとスループットが著しく向上した。
• 集中型アーキテクチャにより、低ハードウェアオーバーヘッドで効率的なスケジューリングが可能となり、予測可能な遅延が実現された。
• バッファストレージを最小限に抑え、他の手法と比較して面積と消費電力を削減した。
• カスタムロジックと標準部品の組み合わせにより、コンパクトで高スループットのスイッチコアが実現可能であることを実装で示した。
• 効果的なアーキテクチャとキューイング戦略のおかげで、バーストトラフィック条件下でも低ジッタと高いフェアネスを維持した。