[論文レビュー] The Topological Processor for the future ATLAS Level-1 Trigger: from design to commissioning

E. Simioni|arXiv (Cornell University)|Jun 17, 2014

Particle Detector Development and Performance参考文献 1被引用数 4

ひとこと要約

この論文は、ATLAS Level-1 トリガーのアップグレードに向けた L1Topo トポロジカルプロセッサの設計、プロトタイピング、およびテストを提示している。高速光リンク（最大 12.8 Gb/s）と FPGA を用いたアルゴリズムにより、リアルタイムでのトポロジカルイベント選別を可能にする。12.8 Gb/s で誤りなしの伝送を達成し、ビット誤り率 ≤10⁻¹⁶ を満たし、アイダイアグラムとbathtubプロファイルによる信号整合性の評価により、将来の LHC ランにおける高光度化に対応した低遅延・高帯域幅処理を実現する。

ABSTRACT

The ATLAS detector at LHC will require a Trigger system to efficiently select events down to a manageable event storage rate of about 400 Hz. By 2015 the LHC instantaneous luminosity will be increased up to 3 x 10^34 cm-2s-1, this represents an unprecedented challenge faced by the ATLAS Trigger system. To cope with the higher event rate and efficiently select relevant events from a physics point of view, a new element will be included in the Level-1 Trigger scheme after 2015: the Topological Processor (L1Topo). The L1Topo system, currently developed at CERN, will consist initially of an ATCA crate and two L1Topo modules. A high density opto-electroconverter (AVAGO miniPOD) drives up to 1.6 Tb/s of data from the calorimeter and muon detectors into two high-end FPGA (Virtex7-690), to be processed in about 200 ns. The design has been optimized to guarantee excellent signal in- tegrity of the high-speed links and low latency data transmission on the Real Time Data Path (RTDP). The L1Topo receives data in a standalone protocol from the calorimeters and muon detectors to be processed into several VHDL topological algorithms. Those algorithms perform geometrical cuts, correlations and calculate complex observables such as the invariant mass. The output of such topological cuts is sent to the Central Trigger Processor. This talk focuses on the relevant high-density design characteristic of L1Topo, which allows several hundreds optical links to processed (up to 13 Gb/s each) using ordinary PCB material. Relevant test results performed on the L1Topo prototypes to characterize the high-speed links latency (eye diagram, bit error rate, margin analysis) and the logic resource utilization of the algorithms are discussed.

研究の動機と目的

• LHC の光度が 3×10³⁴ cm⁻²s⁻¹ に上昇する中で増加するバックグラウンド率に対処し、物理的でないイベントをより効果的に除外できるように、Level-1 トリガーの能力を向上させること。
• カルシウム・カウチメータとミューオン検出器からの詳細な空間的および運動論的情報を用いて、Level-1 でトポロジカルカットを適用する新しいシステム要因、L1Topo を開発すること。
• ATCA レイアウトに統合された 2 つの Virtex7-690 FPGA を用い、最大 1.6 Tb/s の高速光データ伝送を実現する。標準のPCB素材を用いて、1 リンクあたり最大 13 Gb/s のデータレートをサポートする。
• 最適化されたPCB設計と高密度接続を用いて、リアルタイムデータパス（RTDP）における信号整合性と低遅延を確保すること。
• プロトタイプのテストを通じて、アイダイアグラム、ビット誤り率（BER）解析、消費電力測定を含む、システムの検証を行うこと。

提案手法

• カルシウム・カウチメータとミューオン検出器から高帯域光リンクを介して受信したデータを処理するトポロジカルプロセッサ（L1Topo）を、ATCA クレート上に実装する。
• AVAGO miniPOD 光電変換器を用いて最大 1.6 Tb/s のデータ処理を実現し、標準のPCB素材上でも 1 リンクあたり最大 13 Gb/s のデータレートをサポートする。
• 統計的アイダイアグラムとbathtubプロファイルを用いて、高密度環境下での信号整合性とマージンを評価するための高速バックプレーンリンクの設計とテストを行う。
• VHDL を用いて幾何的カット、相関、インヴァリアント質量計算などのトポロジカルアルゴリズムを開発・実装し、トリガー対象オブジェクトの処理を実行する。
• アップグレードされた L1Calo および L1Muon システムと、新しい CMX モジュールを介して統合し、レガシの CMM を置き換えることで、データ処理能力を向上させる。
• ループバック測定、BER解析、消費電力モニタリング、L1Muon および L1Calo システムとの本物のインターフェーステストを含む、広範なテストを実施する。

実験結果

リサーチクエスチョン

• RQ1 ATLAS Level-1 トリガーにトポロジカルイベント選別を統合することで、エネルギー閾値を引き上げることなく、バックグラウンド率を低減する方法は何か？
• RQ2 高密度環境下で標準PCBを用いて 12.8 Gb/s で低遅延・誤りなし通信を実現するための高速データ伝送技術は何か？
• RQ3 実際の運用条件下で L1Topo システムが達成可能な信号整合性指標（アイダイアグラム、bathtubプロファイル、BER）は何か？
• RQ4 L1Topo システムは、高帯域幅のデータストリーム上で複雑なトポロジカルアルゴリズムを処理しながらも、200 ns 以内の低遅延をどのように維持できるか？
• RQ5 高性能 FPGA および光 I/O サブシステムを支えるために、L1Topo に必要な消費電力と熱管理戦略は何か？

主な発見

• L1Topo プロトタイプは、長時間にわたるテスト期間中に 12.8 Gb/s で誤りなしのデータ伝送を達成し、ビット誤り率（BER）が ≤10⁻¹⁶ であった。
• 統計的bathtubプロファイルでは、L1Muon リンクで 6.4 Gb/s 時に平均 30% の開口幅、L1Calo リンクで 55% の開口幅を示し、良好な信号整合性を示した。
• アイダイアグラムは、すべての高速リンクで安定した信号品質を確認した。24時間の伝送テスト中に誤りは観測されなかった。
• 消費電力は供給能力内に収まっており、レギュレータのアップグレード後、リップルが 10 mV 未満にまで低下した。
• L1Topo システムは、光分割器を用いて L1Muon システムと正常に統合され、6.4 Gb/s で誤りなし伝送が達成され、BER ≤4×10⁻¹⁶ を満たした。
• 最終的な量産モジュールは 2014 年に設置予定であり、システムのコンmissioning は年末までに完了した。