[論文レビュー] Thermal Management in Fine-Grained 3-D Integrated Circuits

Arıf Iqbal, Naveen Kumar Macha+3 more|arXiv (Cornell University)|Mar 10, 2018

3D IC and TSV technologies参考文献 1被引用数 3

ひとこと要約

本論文では、基板から熱的に分離された積層トランジスタによって引き起こされる深刻なホットスポット問題に対処するため、一般的な物理的レベルの熱管理機能—熱的接合部および熱伝導性ナノピラー—を提案する。3次元有限要素モデルを用いて、著者らは、管理されていない設計と比較して、これらの特徴がピーク温度を最大53％まで低減することを実証した。これは、トランジスタレベルの3次元統合における熱的性能の顕著な向上を示している。

ABSTRACT

For beyond 2-D CMOS logic, various 3-D integration approaches specially transistor based 3-D integrations such as monolithic 3-D [1], Skybridge [2], SN3D [3] holds most promise. However, such 3D architectures within small form factor increase hotspots and demand careful consideration of thermal management at all levels of integration [4] as stacked transistors are detached from the substrate (i.e., heat sink). Traditional system level approaches such as liquid cooling [5], heat spreader [6], etc. are inadequate for transistor level 3-D integration and have huge cost overhead [7]. In this paper, we investigate the thermal profile for transistor level 3-D integration approaches through finite element based modeling. Additionally, we propose generic physical level heat management features for such transistor level 3-D integration and show their application through detailed thermal modeling and simulations. These features include a thermal junction and heat conducting nano pillar. The heat junction is a specialized junction to extract heat from a selected region in 3-D; it allows heat conduction without interference with the electrical activities of the circuit. In conjunction with the junction, our proposed thermal pillars enable heat dissipation through the substrate; these pillars are analogous to TSVs/Vias, but carry only heat. Such structures are generic and is applicable to any transistor level 3-D integration approaches. We perform 3-D finite element based analysis to capture both static and transient thermal behaviors of 3-D circuits, and show the effectiveness of heat management features. Our simulation results show that without any heat extraction feature, temperature for 3-D integrated circuits increased by almost 100K-200K. However, proposed heat extraction feature is very effective in heat management, reducing temperature from heated area by up to 53%.

研究の動機と目的

• 基板から熱的に分離されたトランジスタを有する微細な3次元統合回路における深刻な熱的課題に対処すること。
• 液体冷却や熱拡散板などの従来のシステムレベル冷却手法に起因するコストの高さや、トランジスタレベルでは効果が薄いという制限を克服すること。
• モノリシック3次元およびSkybridgeを含む、さまざまな3次元統合アーキテクチャと互換性を持つ、汎用的でスケーラブルな物理的レベルの熱管理ソリューションを開発すること。
• 回路の動作に影響を与えない非侵襲的で電気的に分離された熱的構造を通じて、トランジスタレベルでの効果的な熱抽出を可能にすること。

提案手法

• 3次元統合回路における静的および一時的熱的挙動をモデル化するために、有限要素法（FEM）が用いられる。
• 熱的接合部は、電気的に絶縁されつつも熱的に導電性である特殊なインターフェースとして導入され、回路の動作を損なわずに特定領域からの熱抽出が可能となる。
• 熱伝導性ナノピラーは、TSV（チップ・スル・ボンディング）に類似した熱的ビアとして、基板を垂直方向に熱を伝導させるために提案される。
• 提案された特徴は3次元回路モデルに統合され、現実的な電力消費条件下で評価される。
• 熱シミュレーションが実施され、熱抽出特徴の有無による温度プロファイルの比較がなされる。
• 本アプローチは、複数の3次元統合アーキテクチャにおいて検証され、汎用性とスケーラビリティが示された。

実験結果

リサーチクエスチョン

• RQ1 トランジスタが基板から分離された微細な3次元統合回路において、ホットスポットはどのように形成され、どのように進化するのか？
• RQ2 従来のシステムレベル熱管理技術は、3次元ICにおけるトランジスタレベルの熱的問題をどの程度緩和できるのか？
• RQ3 非侵襲的で電気的に分離された熱的構造は、積層トランジスタ層からの熱抽出を効果的に行えるのか？
• RQ4 熱的接合部および熱伝導性ナノピラーは、3次元ICにおけるピーク温度低減にどの程度効果を示すのか？
• RQ5 ベースライン設計と比較して、提案された物理的レベルの特徴によって得られる熱的性能の向上はどの程度か？

主な発見

• 熱管理特徴が一切ない場合、積層トランジスタの熱的分離により、3次元統合回路のピーク温度が100K〜200K上昇する。
• 提案された熱的接合部およびナノピラー特徴により、シミュレートされた3次元ICではピーク温度が最大53％まで低減される。
• 熱的接合部は、回路の電気的機能に干渉することなく、局所的な熱抽出を可能にする。
• 熱伝導性ナノピラーは熱的ビアとして機能し、基板を通じて下層に熱を効率的に伝導する。
• 有限要素モデルは静的および一時的熱的改善を確認し、提案された特徴の有効性を裏付けた。
• この熱管理ソリューションは汎用的であり、モノリシック3次元およびSkybridgeを含む、さまざまなトランジスタレベルの3次元統合手法に適用可能である。