[論文レビュー] Threshold-Based Fast Successive-Cancellation Decoding of Polar Codes

Haotian Zheng, Seyyed Ali Hashemi+5 more|arXiv (Cornell University)|May 9, 2020

Error Correcting Code Techniques参考文献 37被引用数 6

ひとこと要約

本稿は、極性符号の高速逐次取消（SC）デコーディングアルゴリズムを提案し、一般化されたシーケンスリピート（SR）ノードモデルを導入することで、既存の特殊ノードタイプを統一し、効率的な並列デコーディングを可能にする。さらに、理論的に導出されたしきい値を用いたしきい値ベースのハードデシジョン支援方式を提案し、誤り訂正性能を維持しながら、5.0 dBのEb/N0において最大57%の遅延削減を実現。長さ1024、レート1/4、1/2、3/4の極性符号に対する最先端のデコーダと比較して、8%少ないクロックサイクル数と10%高い最大動作周波数を達成した。

ABSTRACT

Fast SC decoding overcomes the latency caused by the serial nature of the SC decoding by identifying new nodes in the upper levels of the SC decoding tree and implementing their fast parallel decoders. In this work, we first present a novel sequence repetition node corresponding to a particular class of bit sequences. Most existing special node types are special cases of the proposed sequence repetition node. Then, a fast parallel decoder is proposed for this class of node. To further speed up the decoding process of general nodes outside this class, a threshold-based hard-decision-aided scheme is introduced. The threshold value that guarantees a given error-correction performance in the proposed scheme is derived theoretically. Analysis and hardware implementation results on a polar code of length $1024$ with code rates $1/4$, $1/2$, and $3/4$ show that our proposed algorithm reduces the required clock cycles by up to $8\%$, and leads to a $10\%$ improvement in the maximum operating frequency compared to state-of-the-art decoders without tangibly altering the error-correction performance. In addition, using the proposed threshold-based hard-decision-aided scheme, the decoding latency can be further reduced by $57\%$ at $\mathrm{E_b}/\mathrm{N_0} = 5.0$~dB.

研究の動機と目的

• 逐次取消（SC）デコーディングの直列的で1ビットずつの処理特性により生じる高いデコーディング遅延を低減すること。特に、低遅延を要する5G URLLCアプリケーションにおいて顕著である。
• 既存の特殊ノードタイプ（例：REP、SPC、G-REP、G-PC）を一般化されたシーケンスリピート（SR）ノードモデルに統合し、より広範な適用性と高い並列性を実現すること。
• SRクラスに属さない一般ノードに対して、誤り訂正性能を維持しながらデコーディング遅延を低減するしきい値ベースのハードデシジョン支援方式を開発すること。
• 目標ブロック誤り率（BLER）性能を保証する理論的しきい値を導出することにより、経験的またはヒューリスティックなしきち値選択を回避すること。
• 長さ1024、レート1/4、1/2、3/4の極性符号における実装を通じて、ハードウェア効率を実証すること。これにより、クロックサイクル数の削減と最大動作周波数の向上を示した。

提案手法

• 既存の特殊ノードタイプ（例：REP、SPC、G-REP、G-PC）を、単一のノード構造の特殊ケースとして表現することで、一般化されたシーケンスリピート（SR）ノードモデルを導入し、統合する。
• SRノードクラスの構造的対称性と繰り返しパターンを活用することで、SCデコーディング木を完全に走査せずに複数ビットの決定を可能にする、高速並列デコーダを設計する。
• SRクラスに属さない一般ノードに対して、理論的に導出されたしきい値を超える信頼性指標を持つ場合にのみハードデシジョンを実行するしきい値ベースのハードデシジョン支援方式を提案する。
• ガウス近似を用いて理論的にしきい値を導出し、目標ブロック誤り率（BLER）を維持できるようにし、正しくデコードされる確率が制限されることを保証する。
• 任意のハードデシジョンノードの正しくデコードされる確率が、√[2^(n-j)](ε)以上であるという条件を用い、チャネル信頼性パrameter c と目標BLER ε に基づいてしきい値を導出する。
• ノードがSRクラスに属する場合は並列でデコードし、一般ノードに対しては理論的しきい値を超えた場合にのみハードデシジョン支援デコーディングを適用する、修正されたSCデコーディングプロセスを採用する。

実験結果

リサーチクエスチョン

• RQ1 極性符号デコーディングにおける特殊ノードタイプを統一するモデルを構築できるか。これにより並列性が向上し、実装の複雑さが低減されるか。
• RQ2 誤り訂正性能を損なわせることなく、デコーディング遅延を低減するしきい値ベースのハードデシジョン方式をどのように設計できるか。
• RQ3 ハードデシジョンを伴う状況下で、望ましいブロック誤り率（BLER）を保証する理論的最適しきい値は何か。
• RQ4 最先端の高速SCデコーダと比較して、提案手法はどの程度デコーディング遅延を低減し、ハードウェア効率を向上できるか。
• RQ5 提案手法は、容量を達成する性能を維持しながら、より高い並列性と少ないクロックサイクル数を実現できるか。

主な発見

• 提案された一般化されたシーケンスリピート（SR）ノードモデルにより、既存の特殊ノードタイプ（例：REP、SPC、G-REP、G-PC）が1つのより一般化されたフレームワークに統合され、より広範な適用性と高い並列性が実現された。
• 長さ1024、レート1/4、1/2、3/4の極性符号におけるハードウェア実装では、最先端のデコーダと比較して、最大8%のクロックサイクル数削減が達成された。
• 最適化された並列デコーディングとしきい値ベースの意思決定論理により、クリティカルパス遅延が短縮され、最大動作周波数が10%向上した。
• Eb/N0 = 5.0 dBにおけるしきい値ベースのハードデシジョン支援方式により、デコーディング遅延が57%削減され、低ノイズ領域での性能向上が顕著に現れた。
• 理論的しきい値の導出により、ハードデシジョンノードの正しくデコードされる確率が目標BLER以下に制限され、誤り訂正性能が維持され、経験的チューニングが不要となった。
• 誤り訂正性能に顕著な劣化を来さず、高速デコーディングを実現したため、低遅延を要する5G URLLCアプリケーションに適している。