[論文レビュー] Top-Down Transaction-Level Design with TL-Verilog

Steven F. Hoover, Ahmed Salman|arXiv (Cornell University)|Nov 5, 2018

Embedded Systems Design Techniques参考文献 2被引用数 7

ひとこと要約

この論文では、データフローをパイプラインやキューを通じてトランザクション（命令やパケットなど）としてモデル化することにより、トランザクションレベル設計を可能にするSystemVerilog拡張言語であるTL-Verilogを紹介する。組み合わせ論理をこれらのフロー内に埋め込むことで、早期の検証と性能分析が可能となり、論理の適切な配置によって高品質なRTLにまで精錬できる。これは再利用可能なコンポーネントライブラリとマイクロアーキテクチャの事例研究を通じて実証されている。

ABSTRACT

Transaction-Level Verilog (TL-Verilog) is an emerging extension to SystemVerilog that supports a new design methodology, called transaction-level design. A transaction, in this methodology, is an entity that moves through structures like pipelines, arbiters, and queues, A transaction might be a machine instruction, a flit of a packet, or a memory read/write. Transaction logic, like packet header decode or instruction execution, that operates on the transaction can be placed anywhere along the transaction's flow. Tools produce the logic to carry signals through their flows to stitch the transaction logic. We implemented a small library of TL-Verilog flow components, and we illustrate the use of these components in a top-down design methodology. We construct a hypothetical microarchitecture simply by instantiating components. Within the flows created by these components, we add combinational transaction logic, enabling verification activities and performance evaluation to begin. We then refine the model by positioning the transaction logic within its flow to produce a high-quality register-transfer-level (RTL) implementation.

研究の動機と目的

• 従来のボトムアップ型RTL設計の複雑さと非効率性を解消するため、トップダウン型の設計手法を提案すること。
• アーキテクチャ設計段階で早期の検証と性能評価を可能にすること。
• 構造的でフロー指向の設計アプローチを通じて、高水準なアーキテクチャモデリングと最終的なRTL実装とのギャップを縮小すること。
• 実用的なマイクロアーキテクチャ構築を可能にする、トランザクションフローコンポーネントの再利用可能なライブラリを提供すること。
• トランザクションレベル設計を用いたTL-Verilog手法が、段階的精錬を通じて高品質なRTL生成を可能にすることを実証すること。

提案手法

• SystemVerilogにTL-Verilogを拡張し、命令やパケットなどのデータユニットをモデル化するトランザクション型を導入する。
• パイプライン、仲裁回路、キューなどのフローコンポーネントを用いて、トランザクションの設計内での移動を構造化する。
• ヘッダデコードや命令実行などの組み合わせ論理トランザクション論理を、フローパath内に埋め込む。
• トランザクション論理をフローコンポーネント間で接続するための制御回路およびデータパス論理を自動生成するツールを活用する。
• フローコンポーネントをインスタンス化し、フロー内の戦略的配置ポイントに論理を配置することでマイクロアーキテクチャを構築する。
• 論理をフロー内での再配置によって初期モデルを精錬し、最適化された高品質なRTL実装を得る。

実験結果

リサーチクエスチョン

• RQ1 トップダウン型トランザクションレベル設計手法は、ハードウェア設計における早期の検証と性能分析を改善できるか？
• RQ2 トランザクション論理を、検証とRTL合成の両者を支援するデータフロー構造内に効果的に組み合わせて配置する方法は何か？
• RQ3 フローコンポーネントの再利用ライブラリが、マイクロアーキテクチャ構築をどの程度簡素化できるか？
• RQ4 TL-Verilog手法は、高水準設計から高品質なRTL実装へのスムーズな移行を可能にするか？
• RQ5 設計プロセスにおいて、トランザクションフローと論理配置を分離することの実用的利点は何か？

主な発見

• TL-Verilog手法により、最終的なRTL実装の前段階でフローパath内にトランザクション論理を挿入できるため、早期の検証と性能評価が可能になる。
• パイプラインやキューなどのフローコンポーネントの使用により、モジュール化されたインスタンス化によって、複雑なマイクロアーキテクチャの構築が簡素化される。
• 信号をフロー内を伝達するための必要な論理がツールによって自動生成されるため、手動設計の負荷が軽減される。
• 論理をフロー内に戦略的に配置することでモデルを精錬することにより、高品質なレジスタ伝送型（RTL）実装が得られる。
• 段階的精錬を通じて、高水準なトランザクションモデリングから効率的で最適化されたRTLへの道筋が実現可能であることが示された。
• 本論文では、TL-Verilogコンポーネントの動作するライブラリを提示し、完全なマイクロアーキテクチャの事例研究を通じて手法の妥当性を検証している。