[論文レビュー] Transceiver Design with Low-Precision Analog-to-Digital Conversion : An Information-Theoretic Perspective

Jaspreet Singh, Onkar Dabeer+1 more|ArXiv.org|Apr 8, 2008

Analog and Mixed-Signal Circuit Design参考文献 38被引用数 8

ひとこと要約

本稿は、低精度のアナログデジタルコンバーティング（ADC）を用いたデジタル通信システムの基本的容量限界を調査し、2〜3ビットADCですら20 dB SNRでもスルーレット効率の損失が10〜20%にとどまることを示している。KレベルADCの最適入力分布は高々K+1個の質量点を持つことが証明され、1ビット対称ADCでは、すべてのSNRレベルで2値反転信号が最適であることが示された。

ABSTRACT

Modern communication receiver architectures center around digital signal processing (DSP), with the bulk of the receiver processing being performed on digital signals obtained after analog-to-digital conversion (ADC). In this paper, we explore Shannon-theoretic performance limits when ADC precision is drastically reduced, from typical values of 8-12 bits used in current communication transceivers, to 1-3 bits. The goal is to obtain insight on whether DSP-centric transceiver architectures are feasible as communication bandwidths scale up, recognizing that high-precision ADC at high sampling rates is either unavailable, or too costly or power-hungry. Specifically, we evaluate the communication limits imposed by low-precision ADC for the ideal real discrete-time Additive White Gaussian Noise (AWGN) channel, under an average power constraint on the input. For an ADC with K quantization bins (i.e., a precision of log2 K bits), we show that the Shannon capacity is achievable by a discrete input distribution with at most K + 1 mass points. For 2-bin (1-bit) symmetric ADC, this result is tightened to show that binary antipodal signaling is optimum for any signal-to-noise ratio (SNR). For multi-bit ADC, the capacity is computed numerically, and the results obtained are used to make the following encouraging observations regarding system design with low-precision ADC : (a) even at moderately high SNR of up to 20 dB, 2-3 bit quantization results in only 10-20% reduction of spectral efficiency, which is acceptable for large communication bandwidths, (b) standard equiprobable pulse amplitude modulation with ADC thresholds set to implement maximum likelihood hard decisions is asymptotically optimum at high SNR, and works well at low to moderate SNRs as well.

研究の動機と目的

• 高帯域幅システムにおける低精度ADCが引き起こす通信性能の根本的限界を特定すること。
• 有限分解能ADCによる出力量子化を伴うAWGNチャネルの容量を分析すること。
• 平均電力制約下での最適入力分布および量子化器設計を同定すること。
• 低精度ADCによるスルーレット効率の損失を評価し、将来の高帯域幅システムにおいてそれが許容可能かどうかを検討すること。

提案手法

• KレベルADCによる出力量子化をモデル化する情報理論的フレームワークを用いる。
• Dubinsの定理を適用し、Kレベル量子化器に対して最適入力分布が高々K+1個の質量点を持つことを証明する。
• 容量問題の双対形式を導出し、多ビットADCにおける容量のタイトな上限を計算する。
• カットプレーン法を用いて、近似的に最適な入力分布および量子化器のしきい値を数値的に計算する。
• 対称および非対称の量子化器設計を検討し、入力分布および量子化器パラメータの両方を最適化する。
• 2ビットおよび3ビットADCについて、容量およびスルーレット効率の数値計算により結果を検証する。

実験結果

リサーチクエスチョン

• RQ1 AWGNチャネルで1〜3ビットADCを使用する場合、得られる最大スルーレット効率は何か？
• RQ2 低精度ADCにおける最適入力分布は有限なサポートを持つと特定できるか？ もしそうなら、何個の質量点が必要か？
• RQ3 1ビット対称ADCでは、すべてのSNRレベルで2値反転信号が最適であるか？
• RQ4 低精度ADCを用いる場合、非量子化受信と比較してどの程度スルーレット効率が損なわれるか？
• RQ5 標準的なPAM信号方式にMLハードデシジョンしきい値を適用することで、近似的に最適な性能が達成できるか？

主な発見

• KレベルADCの場合、最適入力分布は高々K+1個の質量点を持つが、数値結果からK個の質量点で十分であることが示された。
• 1ビット対称ADCでは、任意のSNRで2値反転信号が最適であり、これが根本的な最適性を示している。
• 0 dB SNRにおいて、2ビットADCは非量子化システムの95％のスルーレット効率を達成する。
• 20 dB SNRにおいて、3ビットADCは非量子化システムの85％のスルーレット効率を達成し、15％の損失にとどまることを示した。
• 標準的な等確率PAMにMLハードデシジョンしきい値を適用した手法は、数値的に最適化された入力分布および量子化器設計とほぼ同等の性能を示した。
• 平均電力制約下での容量を達成する入力分布は、量子化に起因する暗黙のピーク電力制約により、有界なサポートを持つ。