[論文レビュー] Ultra-low Energy charge trap flash based synapse enabled by parasitic leakage mitigation

Shalini Shrivastava, Tanmay Chavan+1 more|arXiv (Cornell University)|Feb 25, 2019

Advanced Memory and Neural Computing参考文献 43被引用数 4

ひとこと要約

本論文は、SOIプラットフォーム上に実装されたチャージトラップフラッシュ（CTF）ベースのシナプスデバイスを提案し、バックツーバックpnダイオードおよびゼナーダイオードを用いた寄生リーク電流低減技術を導入することで、180 nmノードにおいて1パルスあたり≤3 fJの超低消費電力動作を実現した。10⁴レベルのコンダクタンス制御、1%未満の学習率調整能、10⁶サイクル以上の耐久性を達成し、生物学的シナプスのエネルギー効率に相当する性能を示した。

ABSTRACT

Brain-inspired computation promises complex cognitive tasks at biological energy efficiencies. The brain contains $10^4$ synapses per neuron. Hence, ultra-low energy, high-density synapses are needed for spiking neural networks (SNN). In this paper, we use tunneling enabled CTF (Charge Trap Flash) stack for ultra-low-energy operation (1F); Further, CTF on an SOI platform and back-to-back connected pn diode and Zener diode (2D) prevent parasitic leakage to preserve energy advantage in array operation. A bulk $100 μm $ x $100 μm$ CTF operation offers tunable, gradual conductance change $(ΔG) i.e. 10^4 $levels, which gives $100$x improvement over literature. SPICE simulations of 1F2D synapse shows ultra-low energy $(\leqslant 3 fJ/pulse)$ at 180 nm node for long-term potentiation (LTP) and depression (LTD), at 180nm node for long-term potentiation (LTP) and depression (LTD), which is comparable to energy estimate in biological synapses (10 fJ). A record low learning rate (i.e., maximum $ΔG< 1%$ of G-range) is observed - which is tunable. Excellent reliability ($>10^6 endurance cycles at full conductance swing) is observed. Such a highly energy efficient synapse with tunable learning rate on the CMOS platform is a key enabler for the human-brain-scale systems. Keywords: Spiking Neural Network; Charge trap flash, SONAS, Fowler-Nordheim Tunneling, Synapse

研究の動機と目的

• 生物学的エネルギー効率に近い超低消費電力で高密度なシナプスデバイスを、スパikingニューラルネットワーク（SNNs）に実装すること。
• シナプスメモリ動作におけるエネルギー効率を損なうCTFアレイ内の寄生リーク電流を解消すること。
• 神経形態計算に適した高分解能で調整可能な、漸進的なコンダクタンス変調を実現すること。
• CMOS準拠でスケーラブルなアーキテクチャにおいて、1パルスあたり3 fJ未満のエネルギー消費を実証すること。

提案手法

• フォローワー・ノルトハイムトンネル効果による超低消費電力電荷注入を実現するため、SOIプラットフォーム上にトンネル効果を活用したCTFスタックを採用する。
• 寄生リーク電流を低減するために、バックツーバック接続されたpnダイオードとゼナーダイオード（2D）構造を導入する。
• 100 µm × 100 µmのボトムボディを持つCTFデバイスを用い、10⁴レベルにわたる可変的で漸進的なコンダクタンス変化（ΔG）を実現する。
• 180 nmノードにおけるSPICEシミュレーションを用いて、長期強化（LTP）および長期抑止（LTD）のエネルギー効率を評価する。
• アレイ構成においてもエネルギー優位性を維持できるよう、1F2Dシナプスアーキテクチャを設計する。
• CMOS準拠のプロセスを活用することで、既存の半導体技術との統合を可能にする。

実験結果

リサーチクエスチョン

• RQ1 CTFベースのシナプスデバイスにおける寄生リーク電流は、アレイ構成においても超低消費電力動作を維持するために効果的に低減可能か？
• RQ2 トンネル効果とリーク電流制御を用いたCTFベースのシナプスで、1回のシナプスパルスあたりの最小エネルギーはどの程度達成可能か？
• RQ3 CTFベースのシナプスデバイスにおけるコンダクタンスチューニング分解能は、神経形態計算に適した水準までどの程度向上可能か？
• RQ4 エネルギー効率と耐久性を維持した上で、学習率を1%未満の精度で調整可能か？
• RQ5 提案された1F2Dアーキテクチャは、大規模SNNにおける長期間運用においてもスケーラブルかつ信頼性を有するか？

主な発見

• 提案された1F2Dシナプスは、180 nmノードにおいて、長期強化（LTP）および長期抑止（LTD）の両方で1パルスあたり≤3 fJを達成し、生物学的シナプスのエネルギーレベル（約10 fJ）に近づいた。
• デバイスは10⁴種類の異なるコンダクタンスレベルを示し、チューニング能と分解能において、従来の研究比で100倍の向上を達成した。
• 全コンダクタンス範囲の1%未満という記録的な低学習率を達成し、完全にチューニング可能である。
• 優れた耐久性を示し、全コンダクタンススイングを10⁶サイクル以上繰り返しても劣化を認めなかった。
• 2D構造による寄生リーク電流低減は、アレイ構成においてもエネルギー優位性を効果的に維持した。
• SPICEシミュレーションにより、1F2DアーキテクチャがCMOSベースの神経形態計算システムへの統合可能性が確認された。