[論文レビュー] Understanding Reduced-Voltage Operation in Modern DRAM Chips: Characterization, Analysis, and Mechanisms

Kevin K. Chang, A. Giray Yağlıkçı+8 more|arXiv (Cornell University)|May 29, 2017

Parallel Computing and Optimization Techniques参考文献 104被引用数 6

ひとこと要約

本論文は、ボルトロンを提案する。ボルトロンは、DRAMのアクティベート、リカバリ、プレチャージといった主要なDRAM操作の遅延を動的に増加させることで、名目値未満の電源電圧を強力に低減するメカニズムである。これにより、メモリ集約的ワークロード全体で平均1.8%のパフォーマンス損失で済ませながら、DRAMエネルギーを平均10.5%削減し、システム全体のエネルギー消費を7.3%削減できる。

ABSTRACT

The energy consumption of DRAM is a critical concern in modern computing systems. Improvements in manufacturing process technology have allowed DRAM vendors to lower the DRAM supply voltage conservatively, which reduces some of the DRAM energy consumption. We would like to reduce the DRAM supply voltage more aggressively, to further reduce energy. Aggressive supply voltage reduction requires a thorough understanding of the effect voltage scaling has on DRAM access latency and DRAM reliability. In this paper, we take a comprehensive approach to understanding and exploiting the latency and reliability characteristics of modern DRAM when the supply voltage is lowered below the nominal voltage level specified by DRAM standards. Using an FPGA-based testing platform, we perform an experimental study of 124 real DDR3L (low-voltage) DRAM chips manufactured recently by three major DRAM vendors. We find that reducing the supply voltage below a certain point introduces bit errors in the data, and we comprehensively characterize the behavior of these errors. We discover that these errors can be avoided by increasing the latency of three major DRAM operations (activation, restoration, and precharge). We perform detailed DRAM circuit simulations to validate and explain our experimental findings. We also characterize the various relationships between reduced supply voltage and error locations, stored data patterns, DRAM temperature, and data retention. Based on our observations, we propose a new DRAM energy reduction mechanism, called Voltron. The key idea of Voltron is to use a performance model to determine by how much we can reduce the supply voltage without introducing errors and without exceeding a user-specified threshold for performance loss. Voltron reduces the average system energy by 7.3% while limiting the average system performance loss to only 1.8%, for a variety of workloads.

研究の動機と目的

• 現代のコンピューティングシステム、特にデータセンターやモバイルプラットフォームにおけるDRAMのエネルギー消費という重要な課題に取り組む。
• DRAMの電源電圧を名目値未満に低下させた場合の信頼性、遅延、データ保持時間への影響を調査する。
• 実際のDDR3L DRAMチップにおいて、電圧スケーリング、誤り率、動作遅延のトレードオフを特定する。
• データ整合性や過度なパフォーマンス損失を犠牲にせずに、積極的な電圧スケーリングを可能にする実用的なメカニズムを開発する。
• パフォーマンス制約に基づいて電圧スケーリングを最適化する、新しいエネルギー削減メカニズムであるボルトロンを提唱・評価する。

提案手法

• 3つのベンダーから124個の実際のDDR3Lチップを用い、FPGAベースのテストプラットフォームを構築し、DRAMの電源電圧を精密に制御・変更した。
• 低電圧下でのビットエラー、エラーの位置、データパターン、温度効果、データ保持時間に関する広範な実験的特性評価を実施した。
• アクティベート、リカバリ、プレチャージ操作の遅延を増加させることで、電圧に起因するビットエラーが解消されることを同定した。
• 変動する電圧および遅延設定下でのシステムパフォーマンス損失を予測するための区分線形パフォーマンスモデルを開発した。
• パフォーマンス損失をユーザーが定義したしきい値内に保つことができる、最低限のアレイ電源電圧を選択する動的機構を設計した。
• DRAMアレイ（低減）と周辺回路（名目）の間で電圧スケーリングを分離することで、高いメモリチャネル周波数を維持した。

実験結果

リサーチクエスチョン

• RQ1 現代のDDR3Lチップにおいて、DRAMの電源電圧を低減した場合、ビットエラーの発生とどのような関係があるか？
• RQ2 誤り率は電源電圧の低下に伴いどのように変化するのか？また、データパターン、温度、エラーの位置が果たす役割は何か？
• RQ3 基本的なDRAM操作（アクティベート、リカバリ、プレチャージ）の遅延を増加させることで、電圧に起因するエラーを解消できるか？
• RQ4 DRAMの電源電圧を積極的に低減する場合、エネルギー節約とパフォーマンス損失の最適なトレードオフは何か？
• RQ5 ボルトロンは、DRAMの動的電圧周波数スケーリング（DVFS）メカニズムと比較して、エネルギー効率とパフォーマンスの面で優れているか？

主な発見

• DRAMの電源電圧を名目値未満に低下させるとビットエラーが発生し、電圧が最小信頼性電圧 $V_{\text{min}}$ 未満に下がるにつれて、誤り率は指数関数的に増加する。
• アクティベート、リカバリ、プレチャージ操作の遅延を増加させることで、電圧に起因するビットエラーが解消され、さらなる電圧スケーリングが可能になる。
• ボルトロンは、クアッドコアのメモリ集約的ワークロードの範囲で、平均してDRAMエネルギー消費を10.5%削減し、システム全体のエネルギーを7.3%削減できる。
• ボルトロンによる平均的なシステムパフォーマンス損失はわずか1.8%であり、大多数のアプリケーションにとって許容可能な範囲内にある。
• ボルトロンは、従来のDRAM用動的電圧周波数スケーリングメカニズムと比較して、エネルギー効率の面で顕著に優れている。
• 本研究では、エラーのパターンが格納されたデータパターン、温度、DRAMチップ内での物理的位置に敏感であることが判明した。特定のビット位置や高温環境下ではエラーがより発生しやすくなる。