[論文レビュー] Understanding the Security Benefits and Overheads of Emerging Industry Solutions to DRAM Read Disturbance

Oğuzhan Canpolat, A. Giray Yağlıkçı+4 more|arXiv (Cornell University)|Jun 27, 2024

Advanced Data Storage Technologies被引用数 4

ひとこと要約

この論文は、DDR5におけるリードドレインの行レベル緩和手法であるPer Row Activation Counting (PRAC) の最初の厳密な分析を提示する。PRACはバックオフ信号を用いて必要に応じてリフレッシュをトリガーすることで、性能オーバーヘッドを低減するが、将来のDRAMチップでは最大63.2%の性能オーバーヘッドを発生させ、メモリ性能攻撃の攻撃ベクトルとして悪用可能である。一方、$N_{RH} \geq 10$ の場合、依然として安全である。

ABSTRACT

We present the first rigorous security, performance, energy, and cost analyses of the state-of-the-art on-DRAM-die read disturbance mitigation method, Per Row Activation Counting (PRAC), described in JEDEC DDR5 specification's April 2024 update. Unlike prior state-of-the-art that advises the memory controller to periodically issue refresh management (RFM) commands, which provides the DRAM chip with time to perform refreshes, PRAC introduces a new back-off signal. PRAC's back-off signal propagates from the DRAM chip to the memory controller and forces the memory controller to 1) stop serving requests and 2) issue RFM commands. As a result, RFM commands are issued when needed as opposed to periodically, reducing RFM's overheads. We analyze PRAC in four steps. First, we define an adversarial access pattern that represents the worst-case for PRAC's security. Second, we investigate PRAC's configurations and security implications. Our analyses show that PRAC can be configured for secure operation as long as no bitflip occurs before accessing a memory location 10 times. Third, we evaluate the performance impact of PRAC and compare it against prior works using Ramulator 2.0. Our analysis shows that while PRAC incurs less than 13% performance overhead for today's DRAM chips, its performance overheads can reach up to 94% for future DRAM chips that are more vulnerable to read disturbance bitflips. Fourth, we define an availability adversarial access pattern that exacerbates PRAC's performance overhead to perform a memory performance attack, demonstrating that such an adversarial pattern can hog up to 94% of DRAM throughput and degrade system throughput by up to 95%. We discuss PRAC's implications on future systems and foreshadow future research directions. To aid future research, we open-source our implementations and scripts at https://github.com/CMU-SAFARI/ramulator2.

研究の動機と目的

• PRACがDDR5における最新のDRAMリードドレイン緩和手法として、そのセキュリティ、パフォーマンス、エネルギー、コストへの影響を分析すること。
• PRACが、行アクティベーションカウントを最大化する敵対的アクセスパターン下でビットフィップを防止する有効性を評価すること。
• 現代および将来のDRAM技術におけるPRACのパフォーマンスおよびエネルギーオーバーヘッドを定量化すること。
• PRACがメモリパフォーマンス攻撃のベクトルとして悪用可能かどうかを調査すること。
• PRACの効率性を向上させ、敵対的使用に対して耐性を高めるための研究方向を同定すること。

提案手法

• PRAC下で行アクティベーションカウントを最大化するセキュリティ指向の敵対的アクセスパターンを提案し、最悪事態の脅威シナリオをシミュレートする。
• DRAMPowerを拡張したRamulator 2.0を用いたサイクル単位の正確なシミュレーションを実施し、60のマルチワークロードミックスにおけるパフォーマンスおよびエネルギーオーバーヘッドを評価する。
• PRACのパフォーマンスを高負荷のアクティベーションレート下でストレステストする可用性指向の敵対的パターンを導入する。
• アクティベーションカウントが臨界閾値に達した場合にのみメモリコントローラーの干渉をトリガーするPRACのバックオフ信号メカニズムを分析する。
• ビットフィップが防止される最小の $N_{RH}$（最小ハンマーカウント）を特定することで、PRACのセキュリティを評価する。
• 再現可能性を確保し、今後の研究を可能にするために、オープンソースのシミュレーションインfra（https://github.com/CMU-SAFARI/ramulator2 で公開）を用いる。

Figure 1 : Maximum activations to a row allowed by (a) PRFM and (b) PRAC -N

実験結果

リサーチクエスチョン

• RQ1 PRACの保護下でDRAM行が達成可能な最大アクティベーションカウントは何か？ また、PRACの設定に応じてどのように変化するか？
• RQ2 現代および将来のDRAMチップにおけるPRACのパフォーマンスおよびエネルギーオーバーヘッドは、特に健全なワークロードおよび敵対的ワークロード下でどの程度か？
• RQ3 PRACがDRAMスルーブラットを枯渇させることで、メモリパフォーマンス攻撃を実行可能か？
• RQ4 敵対的行ハンマリング下で、PRACがビットフィップに対して安全であるための最小 $N_{RH}$ 値は何か？
• RQ5 システムレベルでの最適化により、PRACのパフォーマンスおよびエネルギーオーバーヘッドを軽減できるか？ また、悪用に対して耐性を高めるにはどうすればよいか？

主な発見

• PRACは、メモリ行が10回アクセスされる前にビットフィップが発生しない限り、安全に設定可能であり、$N_{RH} \geq 10$ の場合にセキュアであることが保証される。
• 現代のDRAMチップでは、健全なワークロード下で、PRACによるシステムパフォーマンスオーバーヘッドは最大13.4%、DRAMエネルギーオーバーヘッドは23.0%にとどまる。
• 将来的なDRAMチップでは、リードドレインの脆弱性が高いため、60のワークロード全体で平均48.5%（最大63.2%）のパフォーマンスオーバーヘッドが発生する。
• 敵対的アクセスパターンにより、PRACは最大79%のDRAMスルーブラットを消費し、システムスルーブラットを最大65%（平均53%）低下させることができ、パフォーマンス攻撃ベクトルとしての可能性を示している。
• PRACによる $t_{RP}$ および $t_{RC}$ のタイミングパラメータの増加は、高い $N_{RH}$ 値でも無視できないパフォーマンスオーバーヘッドを引き起こしており、回路レベルの最適化の必要性を示唆している。
• PRACのバックオフメカニズムは、定期的RFMと比較して不要なリフレッシュを低減するが、コントローラー介入に依存するため、新たな攻撃表面およびパフォーマンスボトルネックを生じさせている。

Figure 2 : Performance impact of evaluated read disturbance mitigation mechanisms on 60 benign four-core workloads