[論文レビュー] Variable Block Carry Skip Logic using Reversible Gates

Md. Rafiqul Islam, Md. Saiful Islam+3 more|arXiv (Cornell University)|Aug 19, 2010

Quantum Computing Algorithms and Architecture参考文献 8被引用数 7

ひとこと要約

本稿では、ゴミ出力をゼロに抑え、量子コストが低いことで効率的なフルアダー回路を実装できる、新しい3×3可逆ゲートファミリーを提案する。このゲートを用いて、4ビットのキャリースキップアダーと可変ブロックキャリースキップアダーを設計し、ゲート数とハードウェアリソースの点で効率が向上した。これは、低消費電力および量子コンピューティング用途に適している。

ABSTRACT

Reversible circuits have applications in digital signal processing, computer graphics, quantum computation and cryptography. In this paper, a generalized k*k reversible gate family is proposed and a 3*3 gate of the family is discussed. Inverter, AND, OR, NAND, NOR, and EXOR gates can be realized by this gate. Implementation of a full-adder circuit using two such 3*3 gates is given. This full-adder circuit contains only two reversible gates and produces no extra garbage outputs. The proposed full-adder circuit is efficient in terms of gate count, garbage outputs and quantum cost. A 4-bit carry skip adder is designed using this full-adder circuit and a variable block carry skip adder is discussed. Necessary equations required to evaluate these adder are presented.

研究の動機と目的

• AND、OR、NAND、NOR、EXORなどの基本論理ゲートを実装可能な一般化されたk×k可逆ゲートファミリーの設計を目的とする。
• ゴミ出力がなく、最小限の量子コストで実現できる2つの3×3可逆ゲートのみを用いたフルアダー回路の開発を目的とする。
• 提案されたフルアダーを基に、4ビットのキャリースキップアダーと可変ブロックキャリースキップアダーを実装し、可逆コンピューティングアーキテクチャにおける性能向上を目的とする。
• ブロックサイズ、キャリープロパゲーション遅延、総合的なエリア・ディレイ積に関する数学的式を評価・提示し、アダー設計の最適化を目的とする。

提案手法

• 一般化されたk×k可逆ゲートファミリーを導入し、ユニバーサル論理演算をサポートする3×3ゲート変種の詳細な分析を実施する。
• 2つの3×3可逆ゲートを用いてフルアダーを構築し、余分なゴミ出力を防ぎ、従来の設計と比較して量子コストを低減する。
• フルアダーをブロックとして用い、キャリースキップ論理を活用して、遅延の短縮を図る4ビットキャリースキップアダーを実装する。
• ブロックサイズを動的に調整することで、遅延と面積のトレードオフを最適化する可変ブロックキャリースキップアダーに拡張する。
• ブロックサイズ選択、キャリープロパゲーション遅延、総合遅延に関する重要な式を導出する。これにより、性能指標の最適化が可能になる。
• 理論的分析とシミュレーションを用いて設計を検証し、既存の可逆アダーと比較してゲート数、ゴミ出力、量子コストの観点から評価する。

実験結果

リサーチクエスチョン

• RQ1 1つの3×3可逆ゲートを用いて、AND、OR、NAND、NOR、EXOR、インバーターなどのすべての基本論理ゲートを効率的に実装できるか？
• RQ2 ゴミ出力がゼロで、最小限の量子コストで実現できる2つの可逆ゲートのみを用いたフルアダーは、どのように構築できるか？
• RQ3 提案された可逆フルアダーを用いた可変ブロックキャリースキップアダーにおける最適なブロックサイズ分布は何か？
• RQ4 提案されたアダーは、従来の可逆アダーと比較して、ゲート数、ゴミ出力、量子コストの点でどのように優れているか？
• RQ5 可変ブロックキャリースキップアダーの遅延と面積効率を支配する数学的関係は何か？

主な発見

• 提案された3×3可逆ゲートは、インバーター、AND、OR、NAND、NOR、EXORを含むすべての基本論理ゲートを、1つのゲート構造で実装可能である。
• 提案されたフルアダー回路は、3×3可逆ゲートをたった2つしか使用せず、ゴミ出力をゼロに抑え、従来の可逆アダー設計と比較して顕著に改善されている。
• 提案されたフルアダーの量子コストは、既存の可逆フルアダーを下回っており、量子コンピューティングおよび低消費電力応用における効率性が向上している。
• 提案されたフルアダーを基に構築した4ビットキャリースキップアダーは、最適化されたキャリースキップ論理のおかげで、遅延が短縮されている。
• 可変ブロックキャリースキップアダーの設計では、ブロックサイズを動的に調整できるため、固定ブロックサイズ設計と比較して、遅延と面積のトレードオフが改善されている。
• ブロックサイズ、遅延、面積に関する理論的式が導出され、検証された。これにより、アダー構造の体系的最適化が可能になった。