[論文レビュー] Variable Threshold MOSFET Approach (Through Dynamic Threshold MOSFET) For Universal Logic Gates

K. Ragini, M. Satyam+1 more|arXiv (Cornell University)|Mar 31, 2010

Low-power high-performance VLSI design参考文献 7被引用数 4

ひとこと要約

本稿では、超低消費電力のサブスレッショルド論理回路を実現するため、動的しきい値MOSFET（DTMOS）に基づく可変しきい値MOSFET（VTMOS）アプローチを提案する。ゲート-サブストレートバイアスを用いてしきい値電圧を動的に調整することにより、VTMOSはCMOSおよびDTMOSと比較して消費電力を最大50％まで低減するが、遅延や性能は同等を維持する。これは、サブスレッショルド動作におけるエネルギー効率の高い汎用論理ゲートに最適である。

ABSTRACT

In this article, we proposed a Variable threshold MOSFET(VTMOS)approach which is realized from Dynamic Threshold MOSFET(DTMOS), suitable for sub-threshold digital circuit operation. Basically the principle of sub- threshold logics is operating MOSFET in sub-threshold region and using the leakage current in that region for switching action, there by drastically decreasing power. To reduce the power consumption of sub-threshold circuits further, a novel body biasing technique termed VTMOS is introduced .VTMOS approach is realized from DTMOS approach. Dynamic threshold MOS (DTMOS) circuits provide low leakage and high current drive, compared to CMOS circuits, operated at lower voltages. The VTMOS is based on operating the MOS devices with an appropriate substrate bias which varies with gate voltage, by connecting a positive bias voltage between gate and substrate for NMOS and negative bias voltage between gate and substrate for PMOS. With VTMOS, there is a considerable reduction in operating current and power dissipation, while the remaining characteristics are almost the same as those of DTMOS. Results of our investigations show that VTMOS circuits improves the power up to 50% when compared to CMOS and DTMOS circuits, in sub- threshold region.. The performance analysis and comparison of VTMOS, DTMOS and CMOS is made and test results of Power dissipation, Propagation delay and Power delay product are presented to justify the superiority of VTMOS logic over conventional sub-threshold logics using Hspice Tool. The dependency of these parameters on frequency of operation has also been investigated.

研究の動機と目的

• 従来のサブスレッショルドCMOS回路における高い消費電力が低消費電力用途に与える影響を是正すること。
• サブスレッショルド論理におけるリーク電流および動作電流をさらに低減する手段として、動的しきい値変調の有効性を検討すること。
• ゲート電圧に応じてしきい値電圧を適応的に変更する新しいボディバイアス技術の開発を目的とすること。
• VTMOSの性能を、CMOSおよびDTMOSと比較して、消費電力、遅延、および消費電力-遅延積の観点から評価すること。
• Hspiceシミュレーションを用いて、さまざまな動作周波数における提案手法の妥当性を検証すること。

提案手法

• VTMOS構造はDTMOSを基盤とし、ゲート電圧に応じた可変サブストレートバイアスを適用する。NMOSでは正のバイアス、PMOSでは負のバイアスを用いる。
• ゲート-サブストレート間のバイアスを用いてしきい値電圧を動的に変調することで、有効なしきい値を低下させ、リーク電流を低減する。
• MOSFETがサブスレッショルド領域で動作し、リーク電流を用いてスイッチングを行うことで、供給電圧および消費電力を最小限に抑える。
• 静的および動的消費電力を低減しつつ高い電流駆動能力を維持するため、新たなボディバイアス方式を実装する。
• Hspiceを用いた回路シミュレーションにより、VTMOS、DTMOS、およびCMOSの主な指標（消費電力、伝播遅延、消費電力-遅延積）を比較した。
• 周波数依存性を分析することで、動作条件に応じたスケーラビリティおよび耐障害性を評価した。

実験結果

リサーチクエスチョン

• RQ1 ゲート-サブストレートバイアスによる動的しきい値変調は、サブスレッショルド論理回路における消費電力にどのように影響を与えるか？
• RQ2 VTMOSは、従来のCMOSおよびDTMOSと比較して、サブスレッショルド動作においてどの程度消費電力効率が向上するか？
• RQ3 周波数変動がVTMOSベースの論理ゲートにおける消費電力-遅延積および伝播遅延に与える影響は何か？
• RQ4 VTMOSは顕著な消費電力低減を達成しつつ、遅延および駆動力といった性能特性を維持できるか？
• RQ5 リーク電流および動作電流の低減という観点から、VTMOSはDTMOSと比較してどの程度優れているか？

主な発見

• VTMOSは、サブスレッショルド動作において、CMOSおよびDTMOSと比較して最大50％の消費電力低減を達成する。
• VTMOSの伝播遅延はDTMOSと同等であり、消費電力低減の一方で性能劣化が最小限に抑えられていることが示された。
• VTMOSの消費電力-遅延積は、CMOSおよびDTMOSと比較して顕著に低く、優れたエネルギー効率を示している。
• 動的しきい値メカニズムは、リーク電流を効果的に抑制しつつ、論理スイッチングに必要な十分な電流駆動能力を維持している。
• 消費電力や遅延といった性能指標は、さまざまな動作周波数において安定しており、耐障害性が確認された。
• Hspiceシミュレーションの結果、VTMOSは汎用論理ゲート実装において、消費電力、遅延、エネルギー効率の最適なトレードオフを達成していることが確認された。