[論文レビュー] Verification of Building Blocks for Asynchronous Circuits

Freek Verbeek, Julien Schmaltz|TU/e Research Portal (Eindhoven University of Technology)|Apr 30, 2013

Formal Methods in Verification参考文献 11被引用数 6

ひとこと要約

本論文は、Clickライブラリに含まれる遅延非依存プリミティブから構築された非同期回路におけるデッドロックの不在を自動で検証するための形式的検証フレームワークを提示する。各プリミティブの必要な十分なブロッキング／アイドル条件を導出し、その不実行可能性を示すSAT/SMTインスタンスを生成することで、構造的デッドロックの不在を確認する。これにより、複雑な回路の完全自動的かつ正しく構築された検証が可能になる。

ABSTRACT

Scalable formal verification constitutes an important challenge for the design of asynchronous circuits. Deadlock freedom is a property that is desired but hard to verify. It is an emergent property that has to be verified monolithically. We present our approach to using ACL2 to verify necessary and sufficient conditions over asynchronous delay-insensitive primitives. These conditions are used to derive SAT/SMT instances from circuits built out of these primitives. These SAT/SMT instances help in establishing absence of deadlocks. Our verification effort consists of building an executable checker in the ACL2 logic tailored for our purpose. We prove that this checker is correct. This approach enables us to prove ACL2 theorems involving defun-sk constructs and free variables fully automatically.

研究の動機と目的

• 非同期回路におけるデッドロックの不在を検証する課題に取り組む。これは、個々のプリミティブの分析から導けない、体系的な性質である。
• 遅延非依存プリミティブ（例：ジョイン、フォーク、ディストリビュータ）におけるブロッキング状態およびアイドル状態の必要十分条件を形式的に仕様化し、検証する。
• ACL2内で形式的に検証された実行可能チェッカーを実装し、プリミティブのブロッキング／アイドル条件を自動で検証可能にする。これによりスケーラブルな検証が可能になる。
• Clickベースの回路からSAT/SMTインスタンスを自動生成する。インスタンスの不実行可能性がデッドロックの不在を示す。
• SAT/SMTの導出プロセスの正しさを形式的に証明し、インスタンスの実行可能性と構造的デッドロックの存在との論理的同値性を保証する。

提案手法

• 環境依存の実行意味論を持つ状態機械として表現される、拡張遅延非依存（XDI）仕様を用いてClickプリミティブを形式化する。
• ハンドシェイクが永久にブロッキング状態またはアイドル状態にあるときを特徴付ける、明確な論理的条件（ブロックおよびアイドル述語を用いて）を定義する。
• 各プリミティブのこれらの条件を検証するための特化されたACL2チェッカーを実装し、ACL2論理内での正しさが証明されている。
• チェッカーを用いて、defun-sk構造と自由変数を含む複雑な検証条件の完全自動証明を可能にする。
• 検証済みのブロッキング／アイドル条件に基づき、回路設計からSAT/SMTインスタンスを導出し、その不実行可能性がデッドロックの不在を示す。
• 実際の回路（例：6プリミティブからなるClickネットワーク）にこの手法を適用し、ハンドシェイク$a$のためのデッドロック式を生成・検証する。

実験結果

リサーチクエスチョン

• RQ1 個々のプリミティブの分析を超えて、体系的なシステムレベルの性質を捉えることで、非同期回路におけるデッドロックの不在の形式的検証をスケーラブルに実現できるか？
• RQ2 遅延非依存プリミティブにおけるブロッキングおよびアイドル状態の必要十分条件を、定理証明器内で形式的に仕様化し、検証できるか？
• RQ3 ACL2を用いて、ハードウェア検証の文脈でdefun-skと自由変数を含む複雑な定理をどれほど自動的に証明できるか？
• RQ4 検証済みのプリミティブ条件から導出されたSAT/SMTエンコードは、合成回路における構造的デッドロックの存在を正しく反映できるか？
• RQ5 導出されたSAT/SMTインスタンスの実行可能性が、構造的デッドロックの存在と論理的に同値であることを形式的に証明できるか？

主な発見

• ジョインプリミティブのブロッキング条件は形式的に検証されており、出力$c$がブロッキング状態にあるか、入力$b$がアイドル状態にある場合にのみ入力$a$がブロッキング状態にある。これにより、正しいデッドロックモデル化が保証される。
• 例題回路におけるハンドシェイク$a$の導出式は論理的に充足不能であり、設計に構造的デッドロックが存在しないことが証明される。
• ACL2チェッカーはディストリビュータプリミティブの複雑なブロッキング条件を正しく検証しており、選択信号や出力ブロッキングを含む状況もカバーしている。
• 本手法により、defun-skと自由変数を含む定理の完全自動証明が可能となり、検証における人的作業が顕著に削減された。
• 本アプローチにより、モノリシックなデッドロック検証問題が、SAT/SMTエンコーディングを介してスケーラブルかつ自動化可能なプロセスに変換された。
• 本フレームワークは拡張可能であり、将来の作業として、SAT/SMTの導出プロセスの正しさを形式的に検証するのにも使用可能である。