[論文レビュー] Virtual Secure Platform: A Five-Stage Pipeline Processor over TFHE

Kotaro Matsuoka, Ryotaro Banno+3 more|arXiv (Cornell University)|Oct 19, 2020

Cryptography and Data Security参考文献 33被引用数 4

ひとこと要約

本論文では、TFHE完全準同型暗号方式上に構築された、最初の包括的でオープンソース、マルチオペコードの汎用プロセッサであるVirtual Secure Platform（VSP）を提示する。このプロセッサは、安全な計算のオフロードを可能にする。5段パイプラインプロセッサ、カスタム命令セットアーキテクチャ（CAHPv3）、最適化されたCMUXメモリ構造を統合することで、1命令あたり0.8秒というサブ秒オーダーの遅延を達成し、先行研究のFURISCに比べ1,600倍高速である。これは、任意のCプログラムをクラウド上で安全に実行する上で実用的であることを示している。

ABSTRACT

We present Virtual Secure Platform (VSP), the first comprehensive platform that implements a multi-opcode general-purpose sequential processor over Fully Homomorphic Encryption (FHE) for Secure Multi-Party Computation (SMPC). VSP protects both the data and functions on which the data are evaluated from the adversary in a secure computation offloading situation like cloud computing. We proposed a complete processor architecture with a five-stage pipeline, which improves the performance of the VSP by providing more parallelism in circuit evaluation. In addition, we also designed a custom Instruction Set Architecture (ISA) to reduce the gate count of our processor, along with an entire set of toolchains to ensure that arbitrary C programs can be compiled into our custom ISA. In order to speed up instruction evaluation over VSP, CMUX Memory based ROM and RAM constructions over FHE are also proposed. Our experiments show that both the pipelined architecture and the CMUX Memory technique are effective in improving the performance of the proposed processor. We provide an open-source implementation of VSP which achieves a per-instruction latency of less than 1 second. We demonstrate that compared to the best existing processor over FHE, our implementation runs nearly 1,600$ imes$ faster.

研究の動機と目的

• 信頼できないクラウドサーバーからデータとコードの両方を保護する、実用的で汎用的な計算オフロードプラットフォームの不足を解消すること。
• TFHEに基づくプロセッサの性能ボトルネックを克服するため、TFHEに最適化されたハードウェアに配慮した最適化を導入すること。
• カスタムISAと包括的なコンパイラツールチェーンを用いて、任意のCプログラムを安全な準同型実行環境にコンパイル可能にする。
• 実際の実装上で1命令あたりサブ秒オーダーの遅延を達成することで、計算オフロードの実用性を実証すること。

提案手法

• TFHE上に5段パイプラインアーキテクチャを設計し、並列性を向上させ、命令遅延を低減する。
• ゲート数を最小限に抑えて準同型評価の効率を向上させるために、カスタム命令セットアーキテクチャ（CAHPv3）を設計する。
• TFHEの段階的準同型暗号モードを活用して、ROMおよびRAM用のCMUXメモリ構造を開発し、メモリアクセスを高速化する。
• 標準的なCプログラムをCAHPv3マシンコードにコンパイルできる、LLVMベースの包括的コンパイラツールチェーンを構築する。
• AWS p3.8xlargeインスタンス上に全スタックを実装・ベンチマークし、エンドツーエンドのパフォーマンスを評価する。
• 長時間の計算においてノイズの増幅を制御し、正しく計算を維持するため、ブートストラップを用いる。

実験結果

リサーチクエスチョン

• RQ1 FHE上に効率的に実装可能な汎用的でマルチオペコードのプロセッサを構築することで、安全な計算オフロードを実現できるか？
• RQ2 パイプライン処理とメモリ最適化は、FHEベースのプロセッサにおける遅延をどのように低減できるか？
• RQ3 カスタムISAとコンパイラツールチェーンは、準同型実行におけるゲート数の削減とパフォーマンス向上にどの程度寄与できるか？
• RQ4 現在のハードウェア制約のもとで、FHEを用いた安全な計算オフロードが実用的であると見なせるか？

主な発見

• VSPは1命令あたり0.8秒の評価遅延を達成し、先行研究のFURISCプロセッサに比べ1,600倍高速である。
• 5段パイプラインアーキテクチャにより、回路内で複数の命令を同時に評価できるようになり、スループットが顕著に向上した。
• CMUXメモリ構造は、TFHEの段階的準同型暗号モードを効果的に活用することで、メモリアクセス遅延を低減した。
• オープンソースのVSP実装は、LLVMベースのコンパイラスタックとカスタムCAHPv3 ISAを介して、完全なC言語プログラムの実行をサポートしている。
• 特にブートストラップキーの生成が最も時間がかかり、AWS p3.8xlarge上では約55秒を要するが、通信コストを低減するために再利用可能である。
• 垂直パッケージングの欠如により、RAMサイズがROMの約1024倍にまで大きくなるが、全体として多くのワークロードに対して実用的であると判明した。