[論文レビュー] VLSI Implementation of RSA Encryption System Using Ancient Indian Vedic Mathematics

Himanshu Thapliyal, M. Srinivas|ArXiv.org|Sep 7, 2006

Chaos-based Image/Signal Encryption参考文献 4被引用数 24

ひとこと要約

本論文では、古代インダス数学の最適化アルゴリズム、特に直線除法および階層的オーバーレイ乗算法を用いたVLSI実装によるRSA暗号化システムを提示する。Verilog HDLで記述し、Xilinx Spartan FPGAに合成した結果、従来の算術ユニットと比較して優れた面積-速度効率を達成しており、暗号化ハードウェアにおける古代インダス数学の実用性を示している。

ABSTRACT

This paper proposes the hardware implementation of RSA encryption/decryption algorithm using the algorithms of Ancient Indian Vedic Mathematics that have been modified to improve performance. The recently proposed hierarchical overlay multiplier architecture is used in the RSA circuitry for multiplication operation. The most significant aspect of the paper is the development of a division architecture based on Straight Division algorithm of Ancient Indian Vedic Mathematics and embedding it in RSA encryption/decryption circuitry for improved efficiency. The coding is done in Verilog HDL and the FPGA synthesis is done using Xilinx Spartan library. The results show that RSA circuitry implemented using Vedic division and multiplication is efficient in terms of area/speed compared to its implementation using conventional multiplication and division architectures

研究の動機と目的

• 時間-testedな古代インダス数学のアルゴリズムを活用して、RSA暗号化ハードウェアの効率を向上させること。
• RSAにおける乗算および除算の計算ボトル neck を解消するため、従来手法に代わるインダス数学の代替手法を導入すること。
• Verilog HDLおよびFPGA合成を用いて、高速かつ低面積のVLSIアーキテクチャを設計すること。
• 暗号回路におけるインダス算術と従来算術の性能向上を検証すること。
• RSA暗号化/複合パイプラインに新規のインダス除法アーキテクチャを統合し、スループットを向上させること。

提案手法

• RSA回路のコア除法技術として、古代インダス数学の直線除法アルゴリズムを採用した。
• RSAにおけるモジュラ乗算処理の高速化を図るため、インダス数学に基づく階層的オーバーレイ乗算アーキテクチャを採用した。
• ハードウェア記述および動作シミュレーションのため、Verilog HDLを用いてRSAシステム全体を実装した。
• 面積および速度指標の評価のため、Xilinx Spartan FPGAライブラリを用いて設計を合成した。
• 標準算術ユニットに代わるVedic乗算器およびVedic除算器をRSAデータパスに統合した。
• FPGA合成を用いて性能を評価し、従来実装と比較して面積および遅延を検証した。

実験結果

リサーチクエスチョン

• RQ1 インダス数学のアルゴリズムは、RSA暗号化ハードウェアの速度および面積効率を顕著に向上させることができるか？
• RQ2 インダス除法アルゴリズムは、従来の除法手法と比較して、遅延およびリソース使用量の点でどのように差がつくか？
• RQ3 階層的オーバーレイ乗算器は、RSAモジュラ乗算におけるクリティカルパス遅延をどの程度短縮できるか？
• RQ4 FPGAベースのRSA設計において、標準算術ユニットをインダス算術に置き換えた場合の面積とタイミングのトレードオフは何か？
• RQ5 インダス算術を完全なRSA暗号化システムに統合することは可能であり、性能向上が測定可能か？

主な発見

• インダス乗算アーキテクチャは、従来の乗算器と比較してクリティカルパス遅延を短縮し、全体のスループットを向上させた。
• インダス除算ユニットは、標準除算回路と比較して遅延が低く、リソース使用量も削減された。
• インダス算術を用いて実装したRSA回路全体は、従来設計と比較してより優れた面積遅延積（ADP）を達成した。
• FPGA合成の結果、インダスベースのRSAシステムが面積および速度の両面でより効率的であることが確認された。
• RSAパイプラインへのインダスアルゴリズムの統合により、正しく動作しながらも測定可能な性能向上が得られた。
• その設計は、コンactかつ高速な性質から、埋め込み型およびリソース制限のある暗号化アプリケーションに適している。