[논문 리뷰] Exponential suppression of bit or phase flip errors with repetitive quantum error correction

Zijun Chen, Kevin J. Satzinger외 89명|arXiv (Cornell University)|2021. 02. 11.

Quantum Computing Algorithms and Architecture인용 수 10

한 줄 요약

이 논문은 2D 초전도 큐비트 격자에서 1D 반복 코드를 사용하여 비트 플립 및 페이즈 플립 오류를 지수적으로 감소시킴을 보여주며, 물리적 큐비트 수를 5개에서 21개로 늘일 때 논리 오류율이 100배 이상 감소하고, 50회의 오류 보정 라운드 동안 안정된 성능을 유지함. 또한 고정밀 오류 상관 분석을 도입하고 오류의 국소성(지역성)을 확인하여 초전도 플랫폼에서 고장내성 양자 계산으로의 진전을 검증함.

ABSTRACT

Realizing the potential of quantum computing will require achieving sufficiently low logical error rates. Many applications call for error rates in the $10^{-15}$ regime, but state-of-the-art quantum platforms typically have physical error rates near $10^{-3}$. Quantum error correction (QEC) promises to bridge this divide by distributing quantum logical information across many physical qubits so that errors can be detected and corrected. Logical errors are then exponentially suppressed as the number of physical qubits grows, provided that the physical error rates are below a certain threshold. QEC also requires that the errors are local and that performance is maintained over many rounds of error correction, two major outstanding experimental challenges. Here, we implement 1D repetition codes embedded in a 2D grid of superconducting qubits which demonstrate exponential suppression of bit or phase-flip errors, reducing logical error per round by more than $100 imes$ when increasing the number of qubits from 5 to 21. Crucially, this error suppression is stable over 50 rounds of error correction. We also introduce a method for analyzing error correlations with high precision, and characterize the locality of errors in a device performing QEC for the first time. Finally, we perform error detection using a small 2D surface code logical qubit on the same device, and show that the results from both 1D and 2D codes agree with numerical simulations using a simple depolarizing error model. These findings demonstrate that superconducting qubits are on a viable path towards fault tolerant quantum computing.

연구 동기 및 목표

• 양자 오류 보정(QEC)을 사용하여 초전도 큐비트에서 념리 오류의 지수적 감소를 달성하기 위해.
• 고장내성 양자 계산의 핵심 과제인 다수의 오류 보정 윈도우 동안 안정된 오류 보정 성능을 보여주기 위해.
• 고정밀 분석 방법을 사용하여 QEC 장치에서 오류의 국소성(지역성)을 처음으로 특성화하기 위해.
• 동일한 하드웨어 플랫폼에서 1D 반복 코드와 2D 서피스 코드 간의 QEC 성능 일관성을 검증하기 위해.

제안 방법

• 물리적 큐비트 다수에 걸쳐 념리 큐비트를 인코딩하기 위해 2D 초전도 큐비트 격자에 1D 반복 코드를 구현함.
• 시간에 걸쳐 념리 상태의 무결성을 유지하기 위해 심플리티 측정 및 오류 보정의 반복적 라운드를 수행함.
• QEC 장치에서 오류 상관관계를 분석하기 위한 고정밀 방법을 개발하여 오류 국소성 평가함.
• 단순한 디폴라라이징 오류 모델을 적용하여 1D 및 2D 코드의 실험 결과와 수치 시뮬레이션을 비교함.
• 동일한 장치에 소규모 2D 서피스 코드 념리 큐비트를 통합하여 오류 보정 성능을 상호 검증함.
• 실험 결과를 수치 시뮬레이션과 비교하여 이론적 기대치와의 일관성을 확인함.

실험 결과

연구 질문

• RQ1 2D 초전도 큐비트 아키텍처에서 1D 반복 코드가 물리적 큐비트 수가 증가함에 따라 비트 플립 및 페이즈 플립 오류를 지수적으로 감소시킬 수 있는가?
• RQ2 이 실험에서 50회의 오류 보정 윈도우를 초과하여 오류 보정 성능이 안정적인가?
• RQ3 오류는 어느 정도 국소화되어 있으며, 도입된 분석 방법을 통해 고정밀도로 측정할 수 있는가?
• RQ4 1D 반복 코드의 결과가 동일한 하드웨어 플랫폼에서의 2D 서피스 코드 결과와 일치하는가?
• RQ5 관측된 오류 행동은 시뮬레이션에 사용된 단순한 디폴라라이징 오류 모델과 일관한가?

주요 결과

• 1D 반복 코드에서 물리적 큐비트 수를 5개에서 21개로 늘일 때 념리 오류율이 100배 이상 감소함.
• 오류 보정 50라운드 동안 오류 감소 성능이 안정되어 실시간 QEC 프로토콜에서 지속적인 성능을 입증함.
• 고정밀 오류 상관 분석 방법을 통해 QEC 장치에서 오류 국소성의 첫 번째 특성화를 가능하게 함.
• 1D 반복 코드와 소규모 2D 서피스 코드의 실험 결과가 단순한 디폴라라이징 오류 모델을 사용한 수치 시뮬레이션과 정량적으로 일치함.
• 초전도 큐비트가 물리적 오류율이 임계값 이하이고 오류가 국소화되어 있을 경우 고장내성 양자 계산을 지원할 수 있음을 확인함.