[논문 리뷰] Floorplet: Performance-aware Floorplan Framework for Chiplet Integration

Shixin Chen, Shanyi Li외 6명|arXiv (Cornell University)|2023. 08. 03.

Interconnection Networks and SystemsComputer Science인용 수 3

한 줄 요약

Floorplet은 비용, 신뢰성, 면적을 동시에 최적화하는 성능 인지형 패키징 프레임워크로, 시뮬레이션 기반 성능 모델링과 수학적 프로그래밍을 통합하여 2.5D 패키징 환경에서 칩렛 기반 아키텍처를 위한 설계를 지원한다. Gem5 기반 시뮬레이션과 수학적 프로그래밍을 활용함으로써 상호 칩렛 간 통신 비용을 24.81% 감소시켰으며, 성능, 신뢰성, 설계 제약 조건을 동시에 최적화한다.

ABSTRACT

A chiplet is an integrated circuit that encompasses a well-defined subset of an overall system's functionality. In contrast to traditional monolithic system-on-chips (SoCs), chiplet-based architecture can reduce costs and increase reusability, representing a promising avenue for continuing Moore's Law. Despite the advantages of multi-chiplet architectures, floorplan design in a chiplet-based architecture has received limited attention. Conflicts between cost and performance necessitate a trade-off in chiplet floorplan design since additional latency introduced by advanced packaging can decrease performance. Consequently, balancing power, performance, cost, area, and reliability is of paramount importance. To address this challenge, we propose Floorplet, a framework comprising simulation tools for performance reporting and comprehensive models for cost and reliability optimization. Our framework employs the open-source Gem5 simulator to establish the relationship between performance and floorplan for the first time, guiding the floorplan optimization of multi-chiplet architecture. The experimental results show that our framework decreases inter-chiplet communication costs by 24.81%.

연구 동기 및 목표

• 칩렛 기반 2.5D 아키텍처에서 성능, 비용, 신뢰성, 면적을 동시에 최적화하는 EDA 도구의 부족을 해결하기 위해.
• 추상화된 모델 대신 복잡한 데이터 플로우를 가진 기능성 칩렛을 사용하여 현실적인 패키징 설계를 가능하게 하기 위해.
• 물리적 레이아웃과 아키텍처 성능 간의 연관성을 맺기 위해 패키징 결정의 성능 영향을 시뮬레이션을 통해 모델링하기 위해.
• 기계적 고장 방지를 위한 빔 스트레스 및 워프리지 임계치를 반영한 신뢰성 제약 조건을 패키징 과정에 통합하기 위해.
• 패키징, 성능, 기술 선택의 초기 단계에서의 통합 최적화를 지원하는 통합 프레임워크를 제공하기 위해.

제안 방법

• parChiplet은 실제 시스템온칩(SoC) 설계를 역할과 인터페이스가 정의된 기능성으로 분할하여 제작 가능한 칩렛으로 나눈다.
• simChiplet은 오픈소스 Gem5 시뮬레이터를 사용하여 물리적 패키징 레이아웃 기반으로 칩렛 간 통신 지연을 모델링한다.
• optChiplet은 수학적 프로그래밍(Gurobi 등)을 활용하여 성능, 면적, 비용, 신뢰성 등의 다중 제약 조건 하에 패키징을 동시에 최적화한다.
• 프레임워크는 인터포져 배선 길이와 RDL 루팅 지연을 모델링하여 칩렛 배치가 성능에 미치는 영향을 정량화한다.
• 기계적 고장을 방지하기 위해 빔 스트레스 및 워프리지 임계치를 모델링하는 방정식을 활용해 신뢰성 제약 조건을 수식화한다.
• 최적화 파이프라인은 반복적으로 시뮬레이션 피드백을 통합하여 패키징 솔루션을 정밀하게 개선한다.

실험 결과

연구 질문

• RQ1 2.5D 패키징 환경에서 성능 인지형 패키징 설계를 지원하기 위해 어떻게 현실적인 칩렛 분할을 달성할 수 있는가?
• RQ2 패키징 레이아웃이 칩렛 기반 시스템에서 상호 칩렛 간 통신 지연에 얼마나 큰 영향을 미치는가?
• RQ3 성능 메트릭이 효과적으로 패키징 설계에 통합되어 통신 비용을 줄일 수 있는가?
• RQ4 빔 스트레스 및 워프리지와 같은 신뢰성 제약 조건을 성능과 면적과 함께 칩렛 패키징 설계에서 동시에 최적화할 수 있는가?
• RQ5 다중 칩렛 패키징에서 성능, 비용, 신뢰성 간의 상호 교환 관계는 무엇이며, 이를 체계적으로 균형 잡을 수 있는가?

주요 결과

• Floorplet 프레임워크는 기준 대비 24.81%의 상호 칩렛 간 통신 비용 감소를 달성한다.
• 성능 인지형 패키징 설계는 최적화된 배치를 통해 상호 칩렛 지연을 최소화함으로써 시스템 스루풋을 크게 향상시킨다.
• Gem5 기반 시뮬레이션 통합을 통해 실제 칩렛 아키텍처에서의 패키징 결정 성능 모델링을 정확하게 가능하게 한다.
• Gurobi 솔버를 활용한 수학적 프로그래밍은 10~30개 칩렛 설계에 대해 수용 가능한 시간 내에 최적 또는 근사 최적 솔루션을 도출한다(크기에 따라 20분에서 10시간 이내).
• 기존 연구에서 종종 忽시되는 복잡한 신뢰성 제약 조건인 빔 스트레스 및 워프리지 임계치를 패키징 과정에 성공적으로 통합하였다.
• 패키징 설계에서 성능 메트릭을 忽시할 경우 명백한 성능 저하가 발생함을 입증하여, 초기 단계에서 성능 중심 최적화의 必要성을 확인한다.