[논문 리뷰] The Tiny Tera: A Packet Switch Core

Nick McKeown, Martin Izzard외 3명|ArXiv.org|1998. 10. 05.

Interconnection Networks and Systems참고 문헌 10인용 수 152

한 줄 요약

Tiny Tera는 네트워크 시스템에서 고대역폭 스위칭을 위해 설계된 고성능, 저지연 패킷 스위치 코어를 제시한다. 가상 출력 큐잉과 중심 집행 기반의 신규 크로스바 아키텍처를 사용하여 최소한의 버퍼 요구량으로 1테라비트/초의 처리량을 달성하며, 고속 스위칭 패브릭을 위한 확장 가능하고 효율적인 솔루션을 입증한다.

ABSTRACT

The objective is to design and build a small, high-bandwidth switch.

연구 동기 및 목표

• 고성능 네트워킹 시스템에 적합한 고대역폭, 저지연 패킷 스위치 코어를 설계하고 구현하는 것.
• 혁신적인 버퍼 및 집행 기법을 사용하여 고속 스위치 아키텍처의 확장성과 공정성 문제를 해결하는 것.
• 최소한의 버퍼 저장소와 낮은 하드웨어 복잡성으로 테라비트/초 처리량을 달성하는 것.
• 중앙 집행 및 가상 출력 큐잉 메커니즘을 사용하여 소형, 고처리량 스위치 패브릭의 실현 가능성을 입증하는 것.
• 고성능 네트워크 라우터 및 인터커넥트에서의 스위칭을 위한 실용적이고 확장 가능한 솔루션을 제공하는 것.

제안 방법

• 스위치 코어는 입력 포트 간의 경쟁을 해결하기 위해 중심 집행 기반의 방식을 사용한다.
• 각 입력-출력 쌍에 대해 별도의 큐를 유지함으로써 헤드오브라인 차단을 방지하기 위해 가상 출력 큐잉(Virtual Output Queuing, VOQ)을 구현한다.
• 단일 집행 유닛을 사용하여 모든 입력-출력 쌍 간의 패킷 전달을 스케줄링하는 크로스바 스위치 패브릭을 사용한다.
• 효율적인 메모리 액세스 스케줄링을 통해 공유 메모리 모델을 사용하여 버퍼 저장소를 최소화한다.
• 고성능을 달성하면서도 중간 크기의 면적과 전력 소비를 유지하기 위해 커스텀 로직과 표준 부품을 조합하여 구현한다.
• 공정성과 지연 제약 조건을 기반으로 패킷 우선순위를 정함으로써 저지터 성능을 보장하는 집행 알고리즘을 사용한다.

실험 결과

연구 질문

• RQ1 어떻게 하면 테라비트/초 속도로 확장 가능한 고처리량, 저지연 패킷 스위치 코어를 설계할 수 있는가?
• RQ2 고속 스위치에서 헤드오브라인 차단을 효과적으로 방지할 수 있는 집행 및 큐잉 메커니즘은 무엇인가?
• RQ3 중앙 집행 스위치 아키텍처에서 버퍼 크기, 하드웨어 복잡성, 처리량 사이의 최적 균형은 무엇인가?
• RQ4 실용적이고 확장 가능한 구성 요소와 알고리즘을 사용하여 소형, 고성능 스위치 코어를 구현할 수 있는가?
• RQ5 테라비트 속도에서 중심 집행 방식은 분산 방식과 비교해 성능 및 자원 사용 측면에서 어떻게 다른가?

주요 결과

• Tiny Tera 스위치 코어는 16×16 구성에서 최대 1테라비트/초의 처리량을 달성한다.
• 가상 출력 큐잉의 사용으로 헤드오브라인 차단이 완전히 제거되어 고부하 상황에서 공정성과 처리량이 크게 향상된다.
• 중앙 집행 기반의 설계로 낮은 하드웨어 오버헤드와 예측 가능한 지연을 통해 효율적인 스케줄링이 가능하다.
• 최소한의 버퍼 저장소로 높은 성능을 달성하여, 다른 접근 방식에 비해 면적과 전력 소비가 감소한다.
• 커스텀 로직과 표준 구성 요소의 조합을 통해 소형, 고처리량 스위치 코어의 실현 가능성을 입증한다.
• 효율적인 집행 및 큐잉 전략 덕분에 버스트 트래픽 조건에서도 낮은 지터와 높은 공정성을 유지한다.