[논문 리뷰] Linear Nearest Neighbor Synthesis of Reversible Circuits by Graph Partitioning

Amlan Chakrabarti, Susmita Sur‐Kolay외 1명|arXiv (Cornell University)|2011. 12. 02.

Quantum Computing Algorithms and Architecture참고 문헌 34인용 수 50

한 줄 요약

이 논문은 선형 근접 이웃(LNN) 역행성 회로 합성에서 SWAP 게이트 수를 최소화하기 위해 그래프 분할 기반 방법을 제안한다. 양자 비용을 줄이고, 단일 및 다중 제어 게이트의 큐비트 인덱스를 재정렬함으로써 RevLib 벤치마크에서 평균 46.6%의 게이트 비용 감소를 달성하며, 이는 이전 히ュ리스틱 기반 접근 방식을 크게 능가한다.

ABSTRACT

Linear Nearest Neighbor (LNN) synthesis in reversible circuits has emerged as an important issue in terms of technological implementation for quantum computation. The objective is to obtain a LNN architecture with minimum gate cost. As achieving optimal synthesis is a hard problem, heuristic methods have been proposed in recent literature. In this work we present a graph partitioning based approach for LNN synthesis with reduction in circuit cost. In particular, the number of SWAP gates required to convert a given gate-level quantum circuit to its equivalent LNN configuration is minimized. Our algorithm determines the reordering of indices of the qubit line(s) for both single control and multiple controlled gates. Experimental results for placing the target qubits of Multiple Controlled Toffoli (MCT) library of benchmark circuits show a significant reduction in gate count and quantum gate cost compared to those of related research works.

연구 동기 및 목표

• 비-비-비(LNN) 역행성 회로를 LNN 구성으로 변환하기 위해 필요한 SWAP 게이트 수를 최소화하기 위해.
• 단일 제어 및 다중 제어 게이트에 대해 큐비트 선 재정렬을 최적화하여 역행성 회로의 총 양자 비용을 줄이기 위해.
• RevLib 라이브러리와 같은 표준 역행성 회로 벤치마크에 적용 가능한 확장 가능한 히ュ리스틱 기반 합성 방법을 개발하기 위해.
• 그래프 분할을 활용하여 게이트 수와 회로 복잡도를 줄임으로써 기존 LNN 합성 기법을 향상시키기 위해.
• 비국소적 게이트 상호작용을 최소화함으로써 더 효율적인 하드웨어 매핑을 가능하게 하기 위해.

제안 방법

• 역행성 회로를 그래프로 모델링하여 큐비트 선과 게이트를 각각 노드와 간선으로 표현함으로써 의존성과 연결성을 나타낸다.
• 상호작용 빈도가 높은 큐비트를 연속된 세그먼트로 그룹화하기 위해 그래프 분할을 적용하여 장거리 게이트 연산을 최소화한다.
• 제어 및 타겟 큐비트를 인접한 위치로 이동시키기 위해 필요한 SWAP 게이트 수를 줄이기 위해 큐비트 인덱스를 재정렬하는 알고리즘을 적용한다.
• 다중 제어 Toffoli(MCT) 게이트의 경우, 분할을 통해 최적의 타겟 큐비트 배치를 결정하여 SWAP 오버헤드를 줄인다.
• SWAP 게이트의 비용을 3으로 할당한 양자 게이트 비용 기반 비용 메트릭을 사용하여 분할 및 재정렬 결정을 유도한다.
• 분해 및 재구성 과정을 반복적으로 적용하여 추가 게이트 비용을 최소화하면서 LNN 준수 형태로 회로를 변환한다.

실험 결과

연구 질문

• RQ1 그래프 분할이 역행성 회로에서 LNN 구성에 필요한 SWAP 게이트 수를 효과적으로 줄일 수 있는가?
• RQ2 큐비트 재정렬을 통해 LNN 합성된 역행성 회로에서 양자 비용을 얼마나 줄일 수 있는가?
• RQ3 기존 히ュ리스틱 기반 접근 방식에 비해 제안된 방법은 LNN 합성에서 게이트 비용 감소에 얼마나 효과적인가?
• RQ4 다중 제어 Toffoli 게이트를 포함한 다양한 벤치마크 회로에서 이 방법은 효과적으로 확장 가능한가?
• RQ5 이 그래프 분할 접근 방식은 SWAP 최소화를 넘어서 다른 역행성 회로 합성 문제에 일반화될 수 있는가?

주요 결과

• 제안된 방법은 이전 연구 대비 RevLib 벤치마크 회로에서 평균 46.6%의 양자 비용 감소를 달성했다.
• 4gt4-v0_80 회로의 경우 비용을 153에서 81로 줄여 47.7% 향상시켰다.
• 4gt5_75 벤치마크에서 게이트 비용은 101에서 59로 감소하여 41.6% 감소했다.
• 특히 다중 제어 Toffoli 게이트를 포함한 회로, 예를 들어 4gt12-v1_89 및 4gt13-v1_93에서 SWAP 게이트 수가 크게 감소했다.
• 5xp1_194 회로의 경우 비용을 29,523에서 8,493으로 줄여 71.2% 향상시켰다.
• 9symml_195 및 alu4_201과 같은 큰 회로를 포함한 다양한 벤치마크에서 일관된 성능을 보였으며, 여러 경우에서 50% 이상의 비용 감소를 기록했다.