[논문 리뷰] On Mitigation of Side-Channel Attacks in 3D ICs: Decorrelating Thermal Patterns from Power and Activity

Johann Knechtel, Ozgur Sinanoglu|arXiv (Cornell University)|2017. 10. 07.

Physical Unclonable Functions (PUFs) and Hardware Security참고 문헌 25인용 수 10

한 줄 요약

이 논문은 냉각 패턴을 전력 및 활동 추적과 상관관계 없애는 3D IC 플로어플래닝 기법을 제안한다. 이를 통해 냉각 측면 공격을 완화한다. TSV(Through-Silicon Via)를 전략적으로 배치하고 전압 도메인을 관리함으로써, 평균적으로 열상관관계를 17.5% 감소시키면서 전력 소비는 오직 5.38% 증가시키며 설계 단계에서의 효과적인 보안 강화를 입증한다.

ABSTRACT

Various side-channel attacks (SCAs) on ICs have been successfully demonstrated and also mitigated to some degree. In the context of 3D ICs, however, prior art has mainly focused on efficient implementations of classical SCA countermeasures. That is, SCAs tailored for up-and-coming 3D ICs have been overlooked so far. In this paper, we conduct such a novel study and focus on one of the most accessible and critical side channels: thermal leakage of activity and power patterns. We address the thermal leakage in 3D ICs early on during floorplanning, along with tailored extensions for power and thermal management. Our key idea is to carefully exploit the specifics of material and structural properties in 3D ICs, thereby decorrelating the thermal behaviour from underlying power and activity patterns. Most importantly, we discuss powerful SCAs and demonstrate how our open-source tool helps to mitigate them.

연구 동기 및 목표

• 3D IC에서 전력 및 활동 패턴으로부터 발생하는 열 누출을 악용하는 열 측면 공격(TSCA)의 미해결된 위협을 다룬다.
• 3D IC의 고유한 열 결합성 및 구조적 특성으로 인해 2D IC에 적용되는 기존 대응 조치가 부적절하다는 점을 규명한다.
• 런타임 전력 주입에 의존하지 않고, 설계 단계에서 사전에 보안을 통합하는 플로어플래닝 기준으로 삼는 능동적 대응 전략을 제안한다.
• 3D IC의 구조적 및 재료적 특성을 활용하여 기밀 계산 패턴과 관측 가능한 열 거동 간의 열상관관계를 최소화한다.
• 성능 및 면적 오버헤드를 최소화하여 실용적인 구현이 가능한, 설계 단계에서의 열상관관계 감소 전략을 입증한다.

제안 방법

• 전력, 열상관관계, 핵심 경로 지연을 동시에 최적화하는 다목적 반복적 플로어플래닝 프로세스를 도입한다.
• 실리콘의 이방성 열전도도 및 다이 간 열저항을 활용하여 열 누출을 전력 분포 및 TSV 배치의 함수로 모델링한다.
• 열 누출 및 상관관계 감소 효과를 정량화하기 위해 공간 엔트로피와 상관계수를 지표로 사용한다.
• 지역 및 전반적 전력 분포를 제어하기 위해 다중 전압 영역에 맞춤형 전압 할당을 적용하여 난방 지점 감소를 유도한다.
• 열 전파 경로를 방해하고 활동 패턴과의 열 서명 상관관계를 감소시키기 위해 빈 침투형 TSV(dummy thermal TSVs)를 도입한다.
• 전력 주입을 피하고 구조적 설계를 통해 상관관계 감소를 달성하는 새로운 TSC 인식 플로어플래닝 알고리즘을 구현한다.

실험 결과

연구 질문

• RQ1 런타임 전력 주입에 의존하지 않고 플로어플래닝 결정을 수정함으로써 3D IC에서 열 측면 공격 누출을 얼마나 줄일 수 있는가?
• RQ2 Through-Silicon Via(TSV)의 배치가 기반 전력 및 활동 패턴과의 열상관관계에 어떤 영향을 미치는가?
• RQ3 3D IC에서 열상관관계 감소와 전력, 지연, 배선 길이, 면적 등의 주요 설계 지표 간의 상호 교환 관계는 어떠한가?
• RQ4 설계 단계에서의 접근 전략이 성능 및 전력 예산을 유지하면서 열 측면 공격을 효과적으로 완화할 수 있는가?
• RQ5 3D 전용 열 결합 효과 및 재료의 이방성은 상관관계 감소 기반 대응 조치의 실현 가능성과 효과성에 어떤 영향을 미치는가?

주요 결과

• 제안된 TSC 인식 플로어플래닝은 열 패턴과 활동/전력 간 평균 상관계수를 전력 인식 플로어플래닝 대비 0.351에서 0.324로 감소시켜 7.7% 향상시켰다.
• 공간 엔트로피는 3.806에서 3.799로 증가하여 열 분포의 무작위성이 향상되었으며, 벤치마크 전체에서 열상관관계가 평균 17.5% 감소했다.
• 전력-aware 플로어플래닝 대비 평균 전력 소비는 오직 5.38% 증가하여 보다 높은 보안 수준을 확보하면서도 낮은 오버헤드를 입증했다.
• 정적 상태 최고 온도는 평균 13.22% 감소(312.725K → 310.117K)하여 상관관계 감소 전략의 유익한 부작용이었다.
• 평균적으로 열 TSV는 1.37% 더 많이 필요하고, 전압 영역은 87.17% 더 많아졌으며, 자원 소비를 극도로 줄이면서 설계 공간을 효율적으로 활용했다.
• 런타임 성능은 수용 가능했으며, 큰 벤치마크에 대해 평균 플로어플래닝 시간은 576초로 EDA 워크플로우에 통합하기에 적합했다.