[논문 리뷰] Optimizing quantum gates towards the scale of logical qubits
이 논문은 68개의 초전도 큐비트를 통해 주파수 궤적을 조율하는 데 Snake 최적화기를 사용하여 확장 가능한 제어 최적화 전략을 제시한다. 이로 인해 물리적 오류율이 최적화되지 않은 게이트 대비 약 3.7배 감소하였으며, 거리-23 표면 코드 논리 큐비트에서 고장 내성 성능을 달성하였다. 이는 대규모 양자 오류 수정에 대한 실현 가능성을 입증한다.
A foundational assumption of quantum error correction theory is that quantum gates can be scaled to large processors without exceeding the error-threshold for fault tolerance. Two major challenges that could become fundamental roadblocks are manufacturing high performance quantum hardware and engineering a control system that can reach its performance limits. The control challenge of scaling quantum gates from small to large processors without degrading performance often maps to non-convex, high-constraint, and time-dependent control optimization over an exponentially expanding configuration space. Here we report on a control optimization strategy that can scalably overcome the complexity of such problems. We demonstrate it by choreographing the frequency trajectories of 68 frequency-tunable superconducting qubits to execute single- and two-qubit gates while mitigating computational errors. When combined with a comprehensive model of physical errors across our processor, the strategy suppresses physical error rates by $\sim3.7 imes$ compared with the case of no optimization. Furthermore, it is projected to achieve a similar performance advantage on a distance-23 surface code logical qubit with 1057 physical qubits. Our control optimization strategy solves a generic scaling challenge in a way that can be adapted to a variety of quantum operations, algorithms, and computing architectures.
연구 동기 및 목표
- 높은 성능과 짧은 런타임을 유지하면서 대규모 초전도 프로세서에서 제어 최적화의 확장성 문제를 해결하기 위해.
- 양자 하드웨어에서 주파수 의존성 물리적 오류로 인한 비볼록, 고약한 제약, 시간에 따라 변화하는 최적화 문제를 극복하기 위해.
- 다양한 알고리즘과 아키텍처에 걸쳐 양자 연산을 최적화하기 위한 일반적이고 유연한 프레임워크를 개발하기 위해.
- 표면 코드 임계값 이내로 물리적 오류를 억제하여 고장 내성 양자 계산을 가능하게 하기 위해.
- 스티칭 기법을 통해 런타임을 비선형적으로 감소시키면서도 대규모 프로세서에서 성능을 유지함으로써 확장성의 타당성을 검증하기 위해.
제안 방법
- 비볼록, 고차원의 제어 문제를 시간에 따라 변화하는 주파수 궤적을 통해 해결하기 위해, 고구성 가능하고 차원에 의존하지 않는 최적화 엔진인 Snake 최적화기를 활용한다.
- 물리적 오류(예: 붕괴, 위상 분리, 펄스 왜곡, 불필요한 결합 등)를 주파수 의존 메커니즘으로 모델링하여 알고리즘 오류를 추정하고 최적화를 이끌어낸다.
- 생성 모델을 사용하여 프로세서 규모의 오류 지도를 시뮬레이션하고, 다양한 양자 알고리즘을 위한 최적화 프레임워크를 훈련시킨다.
- 프로세서를 R개의 상호작용이 없는 영역으로 분할하고, 병렬로 최적화한 후 구성 설정을 재결합하여 런타임 스케일링을 줄이는 '스티칭' 기법을 구현한다.
- 이전의 캐릭터라이제이션 데이터를 활용하여 하드웨어 불안정성을 예측하고 억제함으로써 장기간의 안정된 계산을 가능하게 한다.
- 모델 기반 최적화와 향후 모델 프리 강화 학습의 통합을 통해 성능 추정기 의존도를 줄인다.

실험 결과
연구 질문
- RQ1낮은 런타임과 높은 성능를 유지하면서도 대규모 초전도 프로세서에 대해 제어 최적화 전략이 효과적으로 확장 가능한가?
- RQ2주파수 궤적 최적화는 다중 큐비트 양자 게이트에서 물리적 오류율을 어느 정도 억제할 수 있는가?
- RQ3스티칭 기법은 영역 경계에서 최적화 품질을 유지하면서 오류 이상치를 증폭시키지 않는가?
- RQ41057개의 물리적 큐비트(거리-23 표면 코드)를 가진 념리 큐비트에서 최적화 프레임워크가 고장 내성 오류율을 달성할 수 있는가?
- RQ5Snake 최적화기의 구성 가능성은 다양한 양자 연산과 아키텍처에 대한 적응을 어떻게 가능하게 하는가?
주요 결과
- 68큐비트 프로세서에서 최적화되지 않은 게이트 운영 대비 물리적 오류율이 약 3.7배 감소하였다.
- 1057개의 물리적 큐비트를 사용하는 거리-23 표면 코드 념리 큐비트에서도 유사한 오류 억제 성능을 예측하였다.
- 68큐비트 프로세서에서 R=2, 시뮬레이션된 1057큐비트 프로세서에서 R=4로 스티칭을 수행한 결과, 이음새에서 오류 이상치가 증폭되지 않았으며, 스트레치되지 않은 구성과 동일한 오류율을 기록하였다.
- 스티칭된 68큐비트 구성의 오류율은 $ e_c = 6.4^{+4.4}_{-1.8} imes 10^{-3} $였고, 1057큐비트 구성의 오류율은 $ e_c = 6.3^{+4.3}_{-2.9} imes 10^{-3} $였으며, 이는 강건성을 시사한다.
- 스코프 $ S=2 $에서 전체 프로세서 최적화의 런타임은 약 1.4시간이었으며, 이는 0.5시간 예산을 초과하였다. 그러나 스티칭을 통해 비선형 스케일링이 가능해져 $ N \rightarrow 10^4 $ 큐비트에 대해 $ R=128 $로의 실현 가능성을 확보하였다.
- 이 전략은 이미 측정, SWAP 게이트, 최적화, 미세측정, 시뮬레이션 분야의 양자 알고리즘 최적화에 적용되었으며, 광범위한 적용 가능성을 입증하였다.

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