[논문 리뷰] Shannon-inspired Statistical Computing to Enable Spintronics

Ameya D. Patil, Sasikanth Manipatruni외 3명|arXiv (Cornell University)|2017. 02. 20.

Advancements in Semiconductor Devices and Circuit Design참고 문헌 32인용 수 13

한 줄 요약

이 논문은 샤논 유도 통계 계산 프레임워크를 제안하여, 높은 오류율(10분의 1)을 가지나도 본질적으로 확률적인 스핀트로닉스 논리 게이트를 사용할 수 있도록 한다. 이는 설계된 오류 분포와 통계적 오류 보정을 통해 가능해지며, 결정론적 시스템과 유사한 계산 정확도를 달성한다. 이로 인해 CMOS 표준인 10^15분의 1에서 10^13분의 1로 오류율 요구 조건을 완화함으로써, 열역학적 한계에서 에너지 효율적인 계산을 위한 스핀트로닉스의 실현 가능성을 높인다.

ABSTRACT

Modern computing systems based on the von Neumann architecture are built from silicon complementary metal oxide semiconductor (CMOS) transistors that need to operate under practically error free conditions with 1 error in $10^{15}$ switching events. The physical dimensions of CMOS transistors have scaled down over the past five decades leading to exponential increases in functional density and energy consumption. Today, the energy and delay reductions from scaling have stagnated, motivating the search for a CMOS replacement. Of these, spintronics offers a path for enhancing the functional density and scaling the energy down to fundamental thermodynamic limits of 100kT to 1000kT. However, spintronic devices exhibit high error rates of 1 in 10 or more when operating at these limits, rendering them incompatible with deterministic nature of the von Neumann architecture. We show that a Shannon-inspired statistical computing framework can be leveraged to design a computer made from such stochastic spintronic logic gates to provide a computational accuracy close to that of a deterministic computer. This extraordinary result allowing a $10^{13}$ fold relaxation in acceptable error rates is obtained by engineering the error distribution coupled with statistical error compensation.

연구 동기 및 목표

• 높은 오류율을 가지는 스핀트로닉스 장치와 결정론적 바나흐-뉴먼 아키텍처 간의 부적합성을 해결하기 위해.
• 기존 CMOS 기반 시스템의 엄격한 오류율 요구 조건을 완화시켜 실용적인 스핀트로닉스 계산을 가능하게 하기 위해.
• 본질적으로 확률적인 스핀트로닉스 논리 게이트의 특성에도 불구하고 높은 계산 정확도를 유지하는 통계 계산 프레임워크를 설계하기 위해.
• 오류 분포를 설계하고 통계적 보정을 통해 본질적으로 신뢰할 수 없는 장치로부터 결정론적 성능에 가까운 성능을 달성할 수 있는지 실험적으로 입증하기 위해.

제안 방법

• 확률적 논리 게이트의 오류를 모델링하고 관리하기 위해 샤논 유도 정보이론 프레임워크를 채택하기 위해.
• 스핀트로닉스 장치의 오류 분포를 예측 가능하고 통계적 보정에 적합하도록 설계하기 위해.
• 논리 연산 전반의 누적 오류를 보정하기 위해 통계적 오류 보정 기법을 구현하기 위해.
• 결정론적 정확도가 아니라 확률적 정확도 기반으로 작동하는 계산 아키텍처를 설계하기 위해.
• 정보이론을 사용하여 오류율과 계산 정확도 사이의 트레이드오프를 정량화함으로써 오류 내성 범위를 13개 오르드만큼 완화시키기 위해.
• 통계적 일관성을 유지하면서도 기능 정확도를 확보하는 시스템 수준의 프레임워크에 확률적 스핀트로닉스 논리 게이트를 통합하기 위해.

실험 결과

연구 질문

• RQ1 오류율이 높은 스핀트로닉스 장치(10분의 1)를 계산 시스템에서 신뢰성 있게 사용할 수 있는가?
• RQ2 스핀트로닉스 논리 게이트의 본질적 확률성은 어떻게 관리되어야 하며, 결정론적 수준의 계산 정확도를 달성할 수 있는가?
• RQ3 신뢰할 수 없고 확률적인 구성 요소로 구성된 계산 시스템에서 오류 내성의 이론적 및 실용적 한계는 무엇인가?
• RQ4 정보이론 기반의 통계 계산 프레임워크는 열역학적 에너지 한계에서 CMOS의 실질적 대안이 될 수 있는가?

주요 결과

• 제안된 프레임워크는 오류율이 10분의 1에 이르는 스핀트로닉스 게이트를 사용하더라도 결정론적 시스템과 유사한 계산 정확도를 달성한다.
• 이 방법은 허용 가능한 오류율을 10^13배 완화시켰으며, CMOS 표준인 10^15분의 1에서 10^13분의 1로 요구 조건을 낮춘다.
• 통계적 오류 보정은 누적 오류를 효과적으로 완화시켜 시스템 수준의 신뢰성을 유지한다.
• 이 프레임워크는 열역학적 한계(100kT–1000kT) 근처에서 작동하는 스핀트로닉스 장치가 실용적 계산 시스템에서 사용될 수 있음을 입증한다.
• 설계된 오류 분포와 통계 계산의 통합은 CMOS 스케일링 한계를 초월한 확장 가능하고 에너지 효율적인 아키텍처를 가능하게 한다.