[논문 리뷰] Skybridge: 3-D Integrated Circuit Technology Alternative to CMOS

Mostafizur Rahman, Santosh Khasanvis외 3명|arXiv (Cornell University)|2014. 04. 02.

Semiconductor materials and devicesEngineering참고 문헌 31인용 수 19

한 줄 요약

Skybridge는 3D 집적회로 기술을 제안하며, 수직 연결 및 열 관리 기능을 갖춘 균일한 3D 패브릭 템플릿을 사용하여 CMOS의 스케일링 한계를 극복하는 확장 가능한 대안으로서 제시한다. 시뮬레이션 결과, 16-nm CMOS 대비 30–60× 높은 밀도, 3.5× 향상된 웨트당 성능, 10× 단순화된 인터커넥트 길이를 확보하여 CMOS 한계를 초월한 IC 스케일링을 가능하게 한다.

ABSTRACT

Continuous scaling of CMOS has been the major catalyst in miniaturization of integrated circuits (ICs) and crucial for global socio-economic progress. However, scaling to sub-20nm technologies is proving to be challenging as MOSFETs are reaching their fundamental limits and interconnection bottleneck is dominating IC operational power and performance. Migrating to 3-D, as a way to advance scaling, has eluded us due to inherent customization and manufacturing requirements in CMOS that are incompatible with 3-D organization. Partial attempts with die-die and layer-layer stacking have their own limitations. We propose a 3-D IC fabric technology, Skybridge[TM], which offers paradigm shift in technology scaling as well as design. We co-architect Skybridge's core aspects, from device to circuit style, connectivity, thermal management, and manufacturing pathway in a 3-D fabric-centric manner, building on a uniform 3-D template. Our extensive bottom-up simulations, accounting for detailed material system structures, manufacturing process, device, and circuit parasitics, carried through for several designs including a designed microprocessor, reveal a 30-60x density, 3.5x performance per watt benefits, and 10X reduction in interconnect lengths vs. scaled 16-nm CMOS. Fabric-level heat extraction features are shown to successfully manage IC thermal profiles in 3-D. Skybridge can provide continuous scaling of integrated circuits beyond CMOS in the 21st century.

연구 동기 및 목표

• 20nm 이하 노드에서의 CMOS 기술의 근본적 스케일링 한계, 특히 인터커넥트 병목 현상과 소자 물리적 제약을 해결하기 위해.
• 기존 CMOS 제조 공정 및 맞춤형 설계 방식이 3D IC 아키텍처와 호환되지 않는 문제를 해결하기 위해.
• 공통된 3D 패브릭 중심 기술 플랫폼을 개발하여 지속적인 IC 스케일링을 가능하게 하기 위해.
• 통합된 3D 템플릿과 수직 통합을 통해 밀도, 에너지 효율성, 인터커넥트 길이 측면에서의 향상을 달성하기 위해.

제안 방법

• 장치, 회로, 연결성, 열 관리, 제조 공정을 공동 설계한 균일한 3D 패브릭 템플릿을 사용하여 3D IC 패브릭을 설계한다.
• 수직 인터커넥트와 실리콘을 관통하는 비아(TSV)를 구현하여 스택된 층 간 고밀도·저지연의 3D 인터커넥트를 실현한다.
• 세부 재료 체계, 공정 공정, 소자 특성, 회로 파라사이트를 모델링하는 바닥에서부터 시작하는 시뮬레이션 프레임워크를 활용한다.
• 열 관리 프로파일을 제어하기 위해 열 비아와 최적화된 층 스택 구조를 포함한 패브릭 수준의 열 방출 기능을 통합한다.
• 다양한 공정 및 설계 파rameter에서 다양한 테스트 케이스, 특히 전체 마이크로프로세서 구현을 포함하여 설계를 검증한다.
• 3D 환경에서 장치 수준 설계, 회로 스타일, 인터커넥트 토폴로지, 열 제약을 조율하는 공동 아키텍처 접근법을 사용한다.

실험 결과

연구 질문

• RQ1 장치에서 시스템 수준까지 공동 설계된 3D IC 기술이 CMOS 스케일링 한계를 극복할 수 있는가?
• RQ2 기존 디스크 스택 기반 제한을 초월해 3D IC의 수직 통합을 제조 가능하고 확장 가능한 방식으로 어떻게 실현할 수 있는가?
• RQ3 스케일드된 CMOS 대비 3D 패브릭 중심 설계가 성능, 전력, 면적 측면에서 어떤 이점을 제공할 수 있는가?
• RQ4 3D IC 패브릭에 열 관리 기능을 효과적으로 통합하여 핫스팟을 방지하고 신뢰성을 확보할 수 있는가?
• RQ5 균일한 3D 템플릿과 최적화된 비아 배치를 통해 3D IC에서 인터커넥트 길이와 지연을 얼마나 줄일 수 있는가?

주요 결과

• Skybridge는 수직 스택 및 최적화된 인터커넥트 덕분에 16-nm CMOS 대비 30–60× 높은 통합 밀도를 달성한다.
• 스케일드된 16-nm CMOS 대비 웨트당 성능이 3.5× 향상되어 에너지 효율성 향상이 뚜렷하다.
• 16-nm CMOS 대비 인터커넥트 길이가 10× 단순화되어 인터커넥트 병목 현상을 직접적으로 해결한다.
• 열 시뮬레이션 결과 패브릭 수준의 열 방출 기능이 3D IC의 온도 프로파일을 효과적으로 관리하여 핫스팟을 방지함을 확인하였다.
• 전체 마이크로프로세서 설계의 바닥에서부터 시작하는 시뮬레이션을 통해 Skybridge 아키텍처의 확장성과 성능 향상 효과를 검증하였다.
• 공동 설계된 3D 패브릭은 CMOS를 초월한 지속적인 스케일링을 가능하게 하여 21세기 IC 개발을 위한 실현 가능한 길을 제시한다.