[논문 리뷰] Surface code with decoherence: An analysis of three superconducting architectures

Joydip Ghosh, Austin G. Fowler외 1명|arXiv (Cornell University)|2012. 10. 22.

Quantum Computing Algorithms and Architecture참고 문헌 3인용 수 3

한 줄 요약

이 논문은 실존하는 디코herence 및 게이트 오차 조건 하에서 초전도 큐비트 아키텍처 세 종류—표준형, 헬머, 디비노체노—에서 표면 코드 성능을 분석한다. 파울리 두들 근사와 몬테카를로 시뮬레이션을 사용하여 논리 오차율을 유도하고, 현재의 트랜스몬 큐비트로도 고장내성 양자계산이 가능함을 보여주며, 특히 T₁ 값이 현재 수준일 때 코드 거리 d=5에서 성능이 뛰어나다고 한다.

ABSTRACT

We consider realistic, multi-parameter error models and investigate the performance of the surface code for three possible fault-tolerant superconducting quantum computer architectures. We map amplitude and phase damping to a diagonal Pauli "depolarization" channel via the Pauli twirl approximation, and obtain the logical error rate as a function of the qubit T1, T2 and state preparation, gate, and readout errors. A numerical Monte Carlo simulation is performed to obtain the logical error rates and a leading-order analytic formula is derived to estimate their behavior below threshold. Our results suggest that scalable fault-tolerant quantum computation should be possible with existing superconducting devices.

연구 동기 및 목표

• 실제 초전도 하드웨어에서 표면 코드를 사용한 확장 가능한 고장내성 양자계산의 실현 가능성을 평가하기 위해.
• 큐비트 디코herence(T₁, T₂), 상태 준비, 게이트, 독출 오차가 논리 오차율에 미치는 영향을 평가하기 위해.
• 세 가지 다른 초전도 아키텍처—표준형(조정 가능한 커플러), 헬머(공진기 커플링), 디비노체노(고정 커플링 크로스레온런스)—를 비교하기 위해.
• 고장내성 임계값 이하에서 논리 오차율을 기술하는 주요 항의 해석적 공식을 도출하기 위해.
• 기존 초전도 장치로도 소규모 거리의 토폴로지 큐비트 메모리의 실험적 실현이 가능함을 보여주기 위해.

제안 방법

• 디코herence를 대각선의 분산 채널로 매핑하기 위해 파울리 두들 근사를 사용하여 진폭 및 위상 감쇠를 모델링한다.
• 다중 매개변수 오차 모델 하에서 세 아키텍처의 논리 오차율을 계산하기 위해 수치적 몬테카를로 시뮬레이션을 수행한다.
• 시간에 따라 변하는 해밀토니안을 갖는 결합된 세 수준 큐비트 모델을 사용하여 디코herence 조건 하에서 CZ 게이트 동역학을 시뮬레이션한다.
• 진폭 및 위상 감쇠에 대한 크라우스 연산자를 적용하여 CNOT 연산 중의 허상도 손실을 정량화한다.
• 표준형 아키텍처에서 디코herence 하에서 비율을 최소화하기 위해 최적의 게이트 파rameter(예: 21 ns의 CNOT 시간)를 유도한다.
• 최적화된 펄스 형태와 디코herence 매개변수를 사용하여 내재된 게이트 오차율(예: CZ 게이트의 1.23×10⁻⁴)을 추정한다.

실험 결과

연구 질문

• RQ1 실제 디코herence 및 게이트 오차 조건 하에서 세 초전도 아키텍처에서 표면 코드의 논리 오차율은 얼마인가?
• RQ2 T₁, T₂, 상태 준비, 게이트, 독출 오차가 표면 코드의 논리 오차율에 종합적으로 미치는 영향은 무엇인가?
• RQ3 주요 항의 해석적 공식이 고장내성 임계값 이하에서 논리 오차 행동을 정확히 예측할 수 있는가?
• RQ4 현재의 초전도 큐비트 기술로도 고장내성 양자계산이 가능할까, 특히 소규모 코드 거리에서 가능할까?
• RQ5 세 아키텍처—표준형, 헬머, 디비노체노—중에서 실존적 제약 조건 하에서 가장 유리한 오차 성능을 보이는 것은 무엇인가?

주요 결과

• 현재의 트랜스몬 T₁ 값 수준에서 코드 거리 d=5에서 표면 코드는 상당한 양자 메모리 향상을 달성하며, 이는 소규모 시범 실험의 실현 가능성을 시사한다.
• 표준형 아키텍처의 논리 오차율은 CZ 게이트에서 1.23×10⁻⁴로 추정되며, 디코herence 하에서 최적화된 총 CNOT 시간은 21 ns이다.
• 파울리 두들 근사는 임계값 이하에서 주요 오차 행동을 정확히 포착하며, 성능 추정을 위한 단순화된 오차 모델의 사용을 정당화한다.
• 고정 커플링 크로스레온런스 게이트를 사용하는 디비노체노 아키텍처는 확장 가능하며, 조정 가능한 커플러가 필요 없어 대규모 구현에 실용적이다.
• 헬머 아키텍처는 확장 가능하지 않지만, 실존적 오차 모델 하에서 소규모 거리 코드 성능을 평가하는 데 있어 유용한 기준이 된다.
• 몬테카를로 시뮬레이션은 주요 항의 해석적 공식이 저거리 표면 코드에서 수치 결과와 매우 밀접하게 일치함을 확인하며, 특히 임계값 이하에서는 더욱 정확하다.