[논문 리뷰] Tensor Networks for Simulating Quantum Circuits on FPGAs

Maksim Levental|arXiv (Cornell University)|2021. 08. 15.

Quantum Computing Algorithms and Architecture참고 문헌 31인용 수 6

한 줄 요약

이 논문은 FPGA 기반 양자 회로 시뮬레이션에서 메모리 오버헤드를 줄이기 위해 텐서 네트워크를 사용하는 것을 제안하며, 메모리 사용을 최소화하고 계산을 가속화하는 효율적인 텐서 결합을 가능하게 한다. 두 가지 FPGA 기반 행렬 곱셈 설계—일반형 배열과 난이도 없는 곱셈—을 구현하고, 계약 순서에 대한 베이지안 최적화가 탐욕적 탐색보다 우수한 성능을 보임을 입증하였다. 사이클 정확도 시뮬레이션에서 일반형 배열은 난이도 없는 방법보다 더 빠른 실행 속도를 기록하였다.

ABSTRACT

Most research in quantum computing today is performed against simulations of quantum computers rather than true quantum computers. Simulating a quantum computer entails implementing all of the unitary operators corresponding to the quantum gates as tensors. For high numbers of qubits, performing tensor multiplications for these simulations becomes quite expensive, since $N$-qubit gates correspond to $2^{N}$-dimensional tensors. One way to accelerate such a simulation is to use field programmable gate array (FPGA) hardware to efficiently compute the matrix multiplications. Though FPGAs can efficiently perform tensor multiplications, they are memory bound, having relatively small block random access memory. One way to potentially reduce the memory footprint of a quantum computing system is to represent it as a tensor network; tensor networks are a formalism for representing compositions of tensors wherein economical tensor contractions are readily identified. Thus we explore tensor networks as a means to reducing the memory footprint of quantum computing systems and broadly accelerating simulations of such systems.

연구 동기 및 목표

• 제한된 블록 RAM을 가진 FPGA에서 양자 회로 시뮬레이션의 메모리 프로파일을 줄이기 위해.
• 메모리 사용과 계산 시간을 최소화하는 효율적인 텐서 계약 순서를 식별하기 위해 텐서 네트워크를 형식적 방법으로 탐색하기 위해.
• 양자 회로 시뮬레이션에서 텐서 결합을 위한 두 가지 FPGA 기반 행렬 곱셈 아키텍처—일반형 배열과 난이도 없는 곱셈—을 구현하고 평가하기 위해.
• FPGA 배포 환경에서 다양한 계약 순서 탐색 전략(탐욕적 vs. 베이지안 최적화)의 성능을 비교하기 위해.

제안 방법

• 고차원 텐서를 낮은 차원의 텐서 네트워크로 분해하기 위해 양자 회로를 텐서 네트워크로 표현하기 위해.
• 직접적인 행렬 곱셈보다 효율적인 양자 상태 진화 계산을 위해 텐서 네트워크 계약을 사용하기 위해.
• FPGA에 최적화된 두 가지 행렬 곱셈 유닛을 구현: 스트리밍 데이터를 위한 일반형 배열과 승산 연산을 완전히 하드웨어화한 난이도 없는 설계.
• 사전 구현된 라이브러리를 사용하여 탐욕적 탐색과 베이지안 최적화(BPO)를 통한 최적의 계약 순서 계산하기 위해.
• 실제 FPGA 접근 없이도 런타임과 메모리 사용을 평가하기 위해 Verilator를 사용한 사이클 정확도 시뮬레이션 수행하기 위해.
• 큐비트 수(n)와 회로 깊이(k)가 다양한 무작위 양자 회로를 대상으로 성능 평가하기 위해.

실험 결과

연구 질문

• RQ1 메모리 제약이 있는 FPGA에서 텐서 네트워크가 양자 회로 시뮬레이션의 메모리 프로파일을 효과적으로 줄일 수 있는가?
• RQ2 다양한 텐서 계약 순서 탐색 전략(탐욕적 vs. 베이지안 최적화)은 수렴 속도와 해의 품질 측면에서 어떻게 비교되는가?
• RQ3 FPGA 기반 행렬 곱셈 아키텍처 중에서(일반형 배열 vs. 난이도 없는 설계) 텐서 네트워크 계약에 대해 더 뛰어난 성능과 자원 효율성을 제공하는 것은 무엇인가?
• RQ4 모의 FPGA 런타임이 실제 성능을 어느 정도 반영하며, 향후 하드웨어 배포를 어떻게 안내할 수 있는가?

주요 결과

• 테스트된 모든 양자 회로에서 계약 순서 선택에 대한 베이지안 최적화(BPO)가 탐욕적 탐색보다 더 빠르고 안정적으로 수렴하였다.
• 사이클 정확도 시뮬레이션에서 일반형 배열 기반 행렬 곱셈이 난이도 없는 행렬 곱셈 설계보다 더 빠른 계약 평가 시간을 기록하였다.
• 텐서 네트워크의 사용으로 효율적인 계약 순서를 식별함으로써 큰 중간 텐서를 저장하지 않아도 되어 메모리 사용이 크게 감소하였다.
• 시뮬레이션 결과, Verilator 모델의 메모리 제약으로 일부 더 큰 회로의 평가가 불가능해졌으며, 추가 최적화 없이선 확장 가능한 FPGA 배포에 하드한 한계가 있음을 시사하였다.
• 결과적으로 텐서 네트워크 기반의 계약 순서 선택 전략은 특히 효율적인 하드웨어 가속기를 결합할 경우, FPGA에서 양자 회로 시뮬레이션을 가속화하는 데 유망한 전략으로 보인다.
• 향후 연구는 문제의 본질이 조합적임을 감안해, 최적의 텐서 계약 순서를 발견하기 위해 딥러닝 또는 강화학습 기법을 적용하는 데 유용할 수 있다.