[論文レビュー] A 100 mA Low Voltage Linear Regulators for Systems on Chip Applications Using 0.18 μm CMOS Technology

Krit Salah-ddine, Kamal Zared+2 more|arXiv (Cornell University)|Mar 25, 2012

Analog and Mixed-Signal Circuit Design参考文献 12被引用数 3

ひとこと要約

本稿では、0.18 µm CMOSプロセスを用いて、電力消費が高くノイズに敏感な部品（電圧型リファレンス・ロックド・ループ：VPLL）向けに最適化された100 mA低圧降下（LDO）レギュレータを提案する。提案されたLDOは、2.6 Vの供給電圧からわずか33 µAのクーリング電流で、100 kHzで782 nV/√Hz、1 MHzで33 nV/√Hzの位相ノイズを達成し、従来の設計よりも優れた性能を示している。

ABSTRACT

A novel design for a low dropout (LDO) voltage regulator is presented and dedicated to power many sections of a typical cellular handset. However, these baseband, RF, and audio sections have different requirements that influence which LDO is most appropriate. After discussion of the specific requirements, different LDOs are recommended. Also, some LDO design techniques are briefly discussed to demonstrate how an LDO may be optimized for a specific level of performance. Cellular phone designs require linear regulators with lowdropout, low-noise, high PSRR, low quiescent current (Iq), and low-cost. They need to deliver a stable output and use smallvalue output capacitors. Ideally, one device would have all these characteristics and one low-dropout linear regulator (LDO) could be used anywhere in the phone without worry. But in practice, the various cell phone blocks are best powered by LDOs with different performance characteristics. This paper provides a new design methodology to choosing the right LDO to power each cell phone and especially for the Voltage Phase-Locked loops (VPLLs) blocks. Fabricated in a 0.18 μm CMOS process, the measured results show the adopted topology achieves a better phase noise than the conventional saturation current source. and the spread of the current limitation (without matching) is 100mA, the VPLLs system demonstrates a phase noise of 782 nv/sqrtHz at 100-kHz, and 33 nv/sqrtHz at 1 MHz, while quiescent current 33 μA from a 2.6 V supply voltage.

研究の動機と目的

• セルラSoCシステムにおける高精度・低ノイズ要件を満たすために、低圧降下（LDO）レギュレータを設計すること。
• ベースバンド、RF、オーディオ、VPLLなど、異なる電力およびノイズ仕様を有する複数のブロックを効率的に駆動する課題に対処すること。
• 0.18 µm CMOSプロセスを用いて、位相ノイズ、PSRR、クーリング電流、出力電流能力の観点からLDOの性能を最適化すること。
• 性能のトレードオフに基づいて、特にVPLL向けに最適なLDOを選定する設計手法を開発すること。

提案手法

• 位相ノイズ性能の向上を図るため、飽和電流源を用いた新規トポロジーをLDOに採用する。
• オンチップシステムとの統合を可能にするために、0.18 µm CMOSプロセスでプロトタイピングを行う。
• 最小限のドロップアウトで、低クーリング電流（33 µA）と高出力電流（100 mA）を実現するようにレギュレータを最適化する。
• ループ補償と安定性解析を徹底的に実施し、出力コンデンサの容量を最小限に抑える。
• ノイズ、PSRR、電力効率のトレードオフに基づいて、LDOトポロジーを選定する。
• 電流ミスマッチの低減と出力電流精度の向上を図る技術を統合する。

実験結果

リサーチクエスチョン

• RQ1 VPLLを含む低ノイズ・高電流要件を満たすアプリケーションにおいて、LDOをどのように最適化できるか？
• RQ2 飽和電流源トポロジーは、従来の設計と比較して位相ノイズにどのような影響を与えるか？
• RQ3 0.18 µm CMOSプロセスにおいて、100 mAの出力電流と33 µAのクーリング電流を同時に達成できる単一のLDOは可能か？
• RQ4 小さな出力コンデンサを用いても、提案されたLDOは安定性を維持できるか？
• RQ5 SoC電源レギュレータにおいて、PSRR、位相ノイズ、電力効率の間にはどのような性能のトレードオフが存在するか？

主な発見

• プロトタイプLDOは、100 kHzで782 nV/√Hz、1 MHzで33 nV/√Hzの位相ノイズを達成し、従来の飽和電流源設計を著しく上回る性能を示した。
• 2.6 Vの供給電圧から、最大出力電流100 mAを供給しながらクーリング電流を33 µAにまで低減した。
• マッチングのない電流制限範囲が許容範囲内に収まっており、レギュレータの耐障害性と信頼性が確認された。
• 小さな出力コンデンサを用いても高いPSRRと安定性を維持でき、オンチップ統合に適したコンactな設計が実現した。
• 設計手法により、特にVPLL向けに性能要件に基づいて最適なLDOを的確に同定でき、成功した。
• 0.18 µm CMOSプロセスによる実装は、高統合SoC電源管理における実現可能性と性能を実証した。