[論文レビュー] A 5.5 ps Time-interval RMS Precision Time-to-Digital Convertor Implemented in Intel Arria 10 FPGA

Jie Kuang, Yonggang Wang|arXiv (Cornell University)|May 31, 2018

Advancements in PLL and VCO Technologies参考文献 2被引用数 5

ひとこと要約

本論文では、20 nmプロセスFPGAに適した、1つあたりのカウンタによる符号化を用いてバブル効果を低減する、タップドディレイライン（TDL）アーキテクチャを採用した高精度な時間-デジタルコンバータ（TDC）を、Intel Arria 10 FPGAに実装した。4本の並列TDLを組み合わせ、遅延チェインの一貫性をキャリブレーションすることで、0–50 nsの範囲で5.45 ps RMSの時間間隔測定精度を達成し、主流のFPGAで6 ps未満の分解能を実現した。

ABSTRACT

As an important part of the field programmable gate array (FPGA) market, Intel FPGA has also great potential for implementation of time-to-digital convertor (TDC). In this paper, the basic tapped delay line (TDL) TDC structure is adapted in Intel Arria 10 FPGA, which is manufactured with 20 nm process technology. Because of the serious bubble problem for FPGA made by state-of-art process, the ones counter encoding scheme is employed to maintain the delay elements in TDL resolvable for achieving high TDC time precision. The test of TDC bin width reveals that the characteristics of the delay chain are highly consistent with the fundamental structure of logic resource in the FPGA. To improve TDC time precision, four TDLs are combined parallel for final TDC implementation. Using two identical TDC channels, the average RMS precision for measurements of time-intervals in the range from 0 to 50 ns reaches 5.45 ps. The test results demonstrate that high performance TDC can be implemented in current Intel main-stream FPGAs as well.

研究の動機と目的

• 主流のIntel FPGAsを用いて、6 ps未満の時間間隔測定精度を達成すること。
• 20 nmプロセスFPGAに実装された高速で細かい分解能を有するTDCにおけるバブル問題を解決すること。
• FPGA論理リソースにおける遅延素子の一貫性と線形性を検証すること。
• 高パフォーマンスTDCが、カスタムシリコンを用いずとも商業用FPGAで効率的に実現可能であることを示すこと。

提案手法

• Intel Arria 10 FPGAに、コアTDCアーキテクチャとしてタップドディレイライン（TDL）構造を適用すること。
• 高速TDLにおける遅延素子の解消とバブル効果の低減を図るために、1つあたりのカウンタによる符号化を採用すること。
• 時間分解能の向上と時間間隔測定におけるジッタ低減を目的に、4本の並列TDLを用いること。
• FPGA論理リソースの基本構造に適合するように、遅延チェインの特性をキャリブレーションすること。
• 時間間隔測定の相互検証を可能にするために、同一の2つのTDCチャネルを実装すること。
• 時間間隔測定精度を0–50 nsの範囲で評価し、RMS誤差を性能指標として用いること。

実験結果

リサーチクエスチョン

• RQ1 主流の20 nmプロセスIntel FPGAに、6 ps未満の分解能を有する高精度TDCを実装できるか？
• RQ2 1つあたりのカウンタによる符号化は、FPGAベースのTDLにおけるバブル効果をどのように低減するか？
• RQ3 FPGA論理リソースの遅延特性が、一貫性と線形性を有するTDC動作をどの程度サポートするか？
• RQ4 商業用FPGAにおいて、並列TDLを用いることで、時間間隔測定精度はどの程度達成可能か？

主な発見

• TDCは0–50 nsの範囲で5.45 ps RMSの時間間隔測定精度を達成し、6 ps未満の分解能を実現した。
• Arria 10 FPGAにおける遅延チェインの特性は、その論理リソースの基本構造と密接に一致しており、TDCの予測可能な動作を可能にした。
• 1つあたりのカウンタによる符号化は、高速TDLにおけるバブル問題を効果的に解消し、細かい時間分解能を維持した。
• 4本の並列TDLの使用により、時間精度が著しく向上し、複数の測定チャネルにわたり一貫性のある性能が得られた。
• 結果から、高パフォーマンスTDCがカスタムASIC設計を用いずとも、商業用Intel FPGAsで効果的に実現可能であることが確認された。