[論文レビュー] A 6bit, 1.2GSps Low-Power Flash-ADC in 0.13$\mu$m Digital CMOS

Christoph Sandner, Martin Clara+3 more|arXiv (Cornell University)|Oct 25, 2007

Analog and Mixed-Signal Circuit Design参考文献 3被引用数 16

ひとこと要約

この論文では、0.13µmデジタルCMOSプロセスに実装された6ビット、1.2 GSpsのフラッシュADCを提案する。容量性補間を用いることで、低消費電力（1.2 GSpsで160mW）と高いエネルギー効率を達成した。リファレンス抵抗ラダーの必要性が排除され、インプリシットなサンプルアンドホールドが可能になり、入力静電容量が400fFにまで低減された。これにより、600MSpsで1.5pJ/convstepという記録的な低い図面指標（FoM）を達成した。

ABSTRACT

A 6bit flash-ADC with 1.2GSps, wide analog bandwidth and low power, realized in a standard digital 0.13 $\\mu$m CMOS copper technology is presented. Employing capacitive interpolation gives various advantages when designing for low power: no need for a reference resistor ladder, implicit sample-and-hold operation, no edge effects in the interpolation network (as compared to resistive interpolation), and a very low input capacitance of only 400fF, which leads to an easily drivable analog converter interface. Operating at 1.2GSps the ADC achieves an effective resolution bandwidth (ERBW) of 700MHz, while consuming 160mW of power. At 600MSps we achieve an ERBW of 600MHz with only 90mW power consumption, both from a 1.5V supply. This corresponds to outstanding Figure-of-Merit numbers (FoM) of 2.2 and 1.5pJ/convstep, respectively. The module area is 0.12mm^2.

研究の動機と目的

• 標準的なデジタルCMOSプロセスに統合可能な、高速かつ低消費電力のフラッシュADCの設計。
• 従来の抵抗性リファレンスラダー構造の限界（高消費電力、大面積）を克服すること。
• 消費電力と入力静電容量を最小限に抑えつつ、高い有効分解帯域幅（ERBW）を達成すること。
• 入力静電容量の低減により、駆動が容易なアナログインターフェースを実現すること。
• 1.5V未満の電源電圧下でも、競争力のある図面指標（FoM）性能を示すこと。

提案手法

• 従来の抵抗性リファレンスラダーの代わりに容量性補間を採用し、電流スターブドリファレンス抵抗の必要性を排除した。
• 容量性補間ネットワークは、サンプリング段階中にリファレンス電圧を保持することで、インプリシットなサンプルアンドホールド機能を実現した。
• 入力静電容量を400fFまで低減し、入力信号の駆動要件を顕著に軽減した。
• 1.5V電源で1.2 GSps動作を実現し、有効分解帯域幅（ERBW）は700MHzを達成した。
• 標準のプロセスに適合するデジタルCMOSプロセスと最適化された回路設計により、消費電力を最小限に抑えた。
• アーキテクチャは標準の0.13µm CMOSプロセスでプロトタイピングされ、高統合性と低面積（0.12mm²）を実現した。

実験結果

リサーチクエスチョン

• RQ1 容量性補間は、抵抗性リファレンスラダーの代替として、消費電力と面積を低減するのに有効に機能するか？
• RQ2 容量性技術を用いることで、高速フラッシュADCにおける入力静電容量をどの程度まで低減できるか？
• RQ3 標準的なデジタルCMOSプロセスで1.2 GSps動作する6ビットフラッシュADCのエネルギー効率（FoM）はどの程度達成可能か？
• RQ4 抵抗法と比較して、容量性補間の使用が信号整合性やエッジ効果に与える影響はいかほどか？
• RQ5 デジタルCMOSプロセスで、低消費電力かつ高サンプリングレート下でも高い有効分解帯域幅（ERBW）を維持できるか？

主な発見

• 1.2 GSps動作時、160mWの消費電力で有効分解帯域幅（ERBW）が700MHzに達した。
• 600MSps動作時、ERBWは600MHzに達し、消費電力は90mWにまで低下し、図面指標（FoM）は1.5pJ/convstepを達成した。
• 入力静電容量は400fFにまで低減され、非常に駆動が容易なアナログインターフェースを実現した。
• エッジ効果が排除され、リファレンス抵抗ラダーの必要性がなくなり、レイアウトが簡素化され、消費電力が削減された。
• モジュール面積はわずか0.12mm²であり、高い面積効率を示した。
• 0.13µmデジタルCMOSプロセスにより、デジタル論理回路との完全統合と低コストのプロセスが可能になった。