[論文レビュー] A Cryogenic Memristive Neural Decoder for Fault-tolerant Quantum Error Correction

Victor Yon, Frédéric Marcotte+7 more|arXiv (Cornell University)|Jul 18, 2023

Advanced Memory and Neural Computing被引用数 5

ひとこと要約

本論文は、TiOxベースの抵抗性メモリクロスバーを用いたメモリ内計算（IMC）を用いて、量子誤り訂正（QEC）のデコードを高速化する低温環境下でのメモリスタ型ニューラルデコーダーを提案する。ハードウェアに配慮したトレーニング（特にドロップコネクト）を統合することで、距離3のサーフェスコードに対して9.23×10⁻⁴の擬似閾値を達成し、デジタルニューラルデコーダー（1.01×10⁻³）の性能に近づいた。低温環境下で低消費電力かつスケーラブルかつリアルタイムのデコードが可能である。

ABSTRACT

Neural decoders for quantum error correction (QEC) rely on neural networks to classify syndromes extracted from error correction codes and find appropriate recovery operators to protect logical information against errors. Its ability to adapt to hardware noise and long-term drifts make neural decoders a promising candidate for inclusion in a fault-tolerant quantum architecture. However, given their limited scalability, it is prudent that small-scale (local) neural decoders are treated as first stages of multi-stage decoding schemes for fault-tolerant quantum computers with millions of qubits. In this case, minimizing the decoding time to match the stabilization measurements frequency and a tight co-integration with the QPUs is highly desired. Cryogenic realizations of neural decoders can not only improve the performance of higher stage decoders, but they can minimize communication delays, and alleviate wiring bottlenecks. In this work, we design and analyze a neural decoder based on an in-memory computation (IMC) architecture, where crossbar arrays of resistive memory devices are employed to both store the synaptic weights of the neural decoder and perform analog matrix-vector multiplications. In simulations supported by experimental measurements, we investigate the impact of TiOx-based memristive devices' non-idealities on decoding fidelity. We develop hardware-aware re-training methods to mitigate the fidelity loss, restoring the ideal decoder's pseudo-threshold for the distance-3 surface code. This work provides a pathway to scalable, fast, and low-power cryogenic IMC hardware for integrated fault-tolerant QEC.

研究の動機と目的

• 故障耐性のある量子計算におけるデコード遅延とスケーラビリティの課題を解消するため、デコードハードウェアを量子プロセッサと同一位置に配置することを目的とする。
• 低温環境から室温環境へのデータ転送遅延を最小限に抑えることで、繰り返し量子誤り訂正のリアルタイムシンディームデコードを可能にすることを目的とする。
• TiOxメモリスタデバイスの非理想性（プログラミングのばらつきやデバイス欠陥など）を補償できるハードウェアに配慮したニューラルデコーダーを設計することを目的とする。
• 抵抗性メモリアレイを用いたメモリ内計算が、低温環境下で高いデコード精度を達成できることを実証することを目的とする。
• 既存の量子プロセッサアーキテクチャと互換性があり、スケーラブルかつ低消費電力で統合可能な量子誤り訂正デコードソリューションを提供することを目的とする。

提案手法

• デコーダーは、距離3のサーフェスコードのシンディームデータを学習対象とする4×4入力サイズの再帰的ニューラルネットワーク（RNN）を採用し、ReLU活性化関数を用いる。
• RNNのシナプス重みは、TiOxベースのメモリスタデバイスで構成されるクロスバーアレイに格納され、メモリ内計算（IMC）により推論時にアナログの行列-ベクトル乗算が実行される。
• ハードウェアに配慮したトレーニング手法として、欠陥デバイスの影響を軽減するドロップコネクト、プログラミングのばらつきをモデル化するノイズ注入、ADC/DACの分解能制限を模擬する入出力の量子化が適用される。
• トレーニングプロセスは二段階で実施される：まずデジタルハードウェア上で標準的なFP32トレーニングを実施し、その後IBMのアナログハードウェア加速キットを用いてメモリスタの挙動をエミュレートしながらハードウェア制約を考慮した再トレーニングを実施する。
• 実験的測定によるTiOxメモリスタデバイスの統計的プログラミングばらつきを用いてシステムをキャリブレーションし、これは0.8%のガウスノイズとしてモデル化される。
• 重みクリッピングの評価がなされたが、他の抵抗性メモリタイプとは異なりTiOxデバイスのプログラミングばらつきが低いため、効果がなかった。

実験結果

リサーチクエスチョン

• RQ1 メモリスタ型メモリ内計算アーキテクチャは、量子誤り訂正におけるデジタルニューラルデコーダーと同等のデコード性能を達成できるか？
• RQ2 TiOxメモリスタデバイスの非理想性（プログラミングのばらつきやデバイス欠陥など）は、低温環境下でのデコード精度にどのように影響するか？
• RQ3 メモリスタデバイスの非理想性に起因する性能低下を是正するための、どのハードウェアに配慮したトレーニング手法が最も効果的か？
• RQ4 メモリスタニューラルデコーダーを低温冷却装置内に直接統合することで、繰り返し量子誤り訂正におけるデータ転送ボトルネックを解消できるか？
• RQ5 サーフェスコードにおけるメモリスタニューラルデコーダーの達成可能な擬似閾値は何か？また、デジタルベースラインと比較するとどうなるか？

主な発見

• メモリスタニューラルデコーダーは、距離3のサーフェスコードに対して9.23×10⁻⁴の擬似閾値を達成し、デジタルベースラインの1.01×10⁻³に近づいた。
• 再トレーニング段階でのドロップコネクトが最も効果的なハードウェアに配慮したトレーニング手法であった。物理的故障率10⁻²におけるテスト精度は86.86%に向上したが、他の手法（ノイズ注入、量子化）はわずかな向上にとどまった。
• TiOxデバイスのプログラミングばらつきは低く（0.8%のガウスノイズ）、これがノイズ注入によるトレーニングで顕著な利益が得られない理由を説明している。
• 8ビット分解能での入出力量子化が精度を維持するのに十分であるため、ADC/DACの分解能はこの設定では制限要因ではない。
• トレーニング段階での重みクリッピングは性能向上に寄与しなかった。これはTiOxデバイスの導電度ばらつきが低いため、近接する重み値でも信頼性を持ってプログラミング可能であるためと推定される。
• 本システムは、低温環境下でのメモリ内計算に基づくニューラルデコーダーが、最小限の精度損失でデジタルに近い性能を達成できることを示しており、低温冷却装置内でのスケーラブルかつ低消費電力なデコードを実現可能である。