[論文レビュー] A real-time, scalable, fast and highly resource efficient decoder for a quantum computer

Ben Barber, Kenton M. Barnes+11 more|arXiv (Cornell University)|Sep 11, 2023

Quantum Computing Algorithms and Architecture被引用数 7

ひとこと要約

本論文は、表面コード量子エラー訂正のためのリアルタイムでスケーラブルかつ極めてリソース効率の良いハードウェアデコーダーであるCollision Clustering (CC)デコーダーを紹介する。FPGAおよびASICに実装された本デコーダーは、わずか0.06 mm²の面積と8 mWの消費電力で、210 ns（距離23の表面コード）というサブマイクロ秒のデコーディングを達成し、大規模なフェイルセーフ量子計算を実用化可能にする。

ABSTRACT

To unleash the potential of quantum computers, noise effects on qubits' performance must be carefully managed. The decoders responsible for diagnosing noise-induced computational errors must use resources efficiently to enable scaling to large qubit counts and cryogenic operation. Additionally, they must operate at speed, to avoid an exponential slowdown in the logical clock rate of the quantum computer. To overcome such challenges, we introduce the Collision Clustering decoder and implement it on FPGA and ASIC hardware. We simulate logical memory experiments using the leading quantum error correction scheme, the surface code, and demonstrate MHz decoding speed - matching the requirements of fast-operating modalities such as superconducting qubits - up to an 881 and 1057 qubits surface code with the FPGA and ASIC, respectively. The ASIC design occupies 0.06 mm$^2$ and consumes only 8 mW of power. Our decoder is both highly performant and resource efficient, unlocking a viable path to practically realising fault-tolerant quantum computers.

研究の動機と目的

• 超伝導量子プロセッサが要請する1 MHzを超えるレートで、フェイルセーフ量子計算におけるリアルタイムで低遅延のデコーディングを実現し、論理クロックレートの指数的低下を防ぐ必要性に対応する。
• ソフトウェアデコーダーの非決定的遅延という限界を克服し、大規模量子システムにおいてリアルタイム動作を実現できないという問題を解決する。
• 低温制御システムの厳しい電力予算（例：10 mW台）を満たすために、低消費電力かつ面積最適化されたハードウェアデコーダーを設計する。
• モジュール型で距離関数に基づく設計を採用することで、さまざまなコード距離やノイズモデルに対応できるスケーラビリティと柔軟性を確保する。
• FPGAおよびASICの実装を通じて、将来のユーティリティスケール量子コンピュータに求められる厳密な性能、電力、面積制約を満たす実用的妥当性を実証する。

提案手法

• 表面コードデコーディングに特化した、Union-Findアルゴリズムのハードウェア最適化版であるCollision Clustering (CC)デコーダーを提案する。
• デコーディンググラフを距離計算関数で符号化することで、コアアーキテクチャの再設計なしに、さまざまなコード距離に動的に適応可能にする。
• パイプライン化および並列化されたマイクロアーキテクチャを実装し、高いスループットとサブマイクロ秒のデコーディング遅延を達成する。
• 大容量のオンチップメモリを避けるために、コンパクトな距離関数とオンザフライ計算に依存する、メモリ効率の良い設計を採用する。
• 論理回路の複雑さを最小限に抑え、12 nm FinFETプロセスノードを活用することで、低消費電力かつ小面積を実現する。
• 実際の回路レベルノイズモデル（p = 0.1%）を想定し、大距離の表面コードインスタンス（最大距離23）に対するシミュレーションを通じて設計を検証する。

Figure 1: Quantum Error Correction using a rotated planar surface code. (a) The logical information is encoded by combining multiple physical qubits laid out on a surface (orange and teal grid). The physical qubits can be divided into data qubits ( $D_{i}$ , empty circles) encoding the state, and sy

実験結果

リサーチクエスチョン

• RQ1 超伝導量子プロセッサが要請する1 MHzを超えるレートで、量子エラー訂正のシンディームをリアルタイムにデコードできるハードウェアデコーダーは実現可能か？
• RQ2 高いリソース効率（面積および電力）を維持しながらも、高いスループットと低遅延を実現できるデコーダーは設計可能か？
• RQ3 アーキテクチャの再構成なしに、さまざまな表面コード距離やノイズモデルに対応できるように、デコーダーをどのようにスケーラブルかつ柔軟にすることができるか？
• RQ4 CCデコーダーの性能は、FPGAやASICといった実ハードウェアプラットフォームでどの程度実証可能か？
• RQ5 限られた電力予算（例：10 mW台）を持つ低温制御システムに、性能を損なわずに統合可能か？

主な発見

• CCデコーダーはFPGAおよびASICの両方で1 MHzを超えるデコーディング周波数を達成し、超伝導量子コンピュータが要請する厳しいリアルタイム要件を満たしている。
• Xilinx Ultrascale+ XCVU3PのFPGA上で、距離21の表面コードを1シンディームラウンドあたり810 nsでデコードしており、利用可能な論理素子の4.5%しか使用していない。
• 12 nm FinFET ASIC上では、距離23の表面コードを1ラウンドあたり210 nsでデコードし、0.06 mm²の面積を占め、消費電力は8 mWである。
• デコーダーの設計は極めてリソース効率が高く、最小限の面積と消費電力で、低温制御システムへの統合に適している。
• 距離関数の抽象化を採用することで、コア論理回路やメモリアーキテクチャの変更なしに、さまざまなコード距離に柔軟に対応可能である。
• 結果として、CCデコーダーがスケーラブルで高速かつ実用的であり、将来のフェイルセーフ量子コンピューティングシステムにおける実世界の実装に適していることが示された。

Figure 2: Collision clustering decoder. (a) Schematic of the CC decoder on an example of a single round of a rotated planar surface code. First, in the Init step, the data structures are initialised with every defect being its own parent. In the main loop, the Grow step calculates the validity of th