[論文レビュー] A simple 1-byte 1-clock RC4 design and its efficient implementation in FPGA coprocessor for secured ethernet communication

Rourab Paul, Sangeet Saha+4 more|arXiv (Cornell University)|May 8, 2012

Chaos-based Image/Signal Encryption参考文献 7被引用数 6

ひとこと要約

本稿では、デュアルエッジトリガリングとMUX-DEMUXベースのスワップ機構を用いて、1クロックサイクルごとに1バイトを処理する、新規な1クロック1バイト入力のRC4ハードウェア設計を提案する。FPGAコプロセッサに実装されたこの設計により、暗号的に強固なキーストリームをNIST統計テストセットで検証することで、高速で低消費電力のセキュアなイーサーネット通信が実現される。

ABSTRACT

In the field of cryptography till date the 1-byte in 1-clock is the best known RC4 hardware design [1], while the 1-byte in 3clocks is the best known implementation [2,3]. The design algorithm in [1] considers two consecutive bytes together and processes them in 2 clocks. The design of 1-byte in 3-clocks is too much modular and clock hungry. In this paper considering the RC4 algorithm, as it is, a simpler RC4 hardware design providing higher throughput is proposed in which 1-byte is processed in 1-clock. In the design two sequential tasks are executed as two independent events during rising and falling edges of the same clock and the swapping is directly executed using a MUX-DEMUX combination. The power consumed in behavioral and structural designs of RC4 are estimated and a power optimization technique is proposed. The NIST statistical test suite is run on RC4 key streams in order to know its randomness property. The encryption and decryption designs are respectively embedded on two FPGA boards with RC4 in a custom coprocessor followed by Ethernet communication.

研究の動機と目的

• 従来のRC4ハードウェア設計が通常3クロックごとに1バイトしか処理しないというスループットの制限を克服すること。
• ハードウェア複雑性を増加させることなく、1クロックサイクルごとに1バイトを処理する、より単純で効率的なRC4アーキテクチャを開発すること。
• リアルタイムのセキュアなイーサーネット通信を実現するために、FPGAベースのコプロセッサにこの設計を実装すること。
• 行動的および構造的RC4設計実装における消費電力の最適化を図ること。
• NIST統計テストセットを用いて、生成されたキーストリームのランダムネスおよび暗号的強度を検証すること。

提案手法

• 本設計ではデュアルエッジトリガリングを採用し、同じクロックサイクルの立ち上がりエッジと立ち下がりエッジで順次2つのタスクを実行することで、1クロック1バイトの動作を実現している。
• MUX-DEMUXの組み合わせにより、RC4アルゴリズム内の状態スワップ処理を直接実行し、複雑な制御論理を排除している。
• FPGA合成と最適化のため、VHDLを用いて行動的および構造的モデリングの両方でアーキテクチャを実装している。
• 両設計スタイルの消費電力を推定し、動的および静的消費電力を低減するための専用の消費電力最適化技術を適用している。
• 生成されたRC4キーストリームは、完全なNIST統計テストセットに準拠してランダムネスを検証している。
• 暗号化および復号化モジュールは別々のFPGAボードにデプロイされ、カスタムコプロセッサに統合され、イーサーネット通信のセキュリティを確保している。

実験結果

リサーチクエスチョン

• RQ1 最小限の複雑性で最大スループットを達成できる1クロック1バイト入力のRC4ハードウェア設計を実現できるか？
• RQ2 デュアルエッジ動作は、クロック周波数を引き上げることなく、1クロックサイクルごとに1バイトの処理を可能にする仕組みは何か？
• RQ3 MUX-DEMUXスワップ機構は、面積、速度、消費電力効率にどのような影響を与えるか？
• RQ4 従来の1クロック3バイト入力のRC4実装と比較して、本設計の消費電力はどの程度低減されるか？
• RQ5 生成されたキーストリームは、NISTテストセットによる検証を通じて、暗号的用途に十分なランダムネスを保持しているか？

主な発見

• 提案された1クロック1バイト入力のRC4設計は、1クロックごとに1バイトを処理するという最高のスループットを達成し、従来の1クロック3バイト入力設計を上回っている。
• デュアルエッジ動作とMUX-DEMUXスワップにより、制御論理の複雑性が低減され、クロック周波数を引き上げることなく高速動作が実現された。
• 提案された最適化技術により消費電力が顕著に低減され、動的および静的消費電力の両面で明確な改善が得られた。
• RC4キーストリームはNIST統計テストセットの全テストに合格し、強いランダムネスと暗号的適性が確認された。
• FPGAベースのコプロセッサは、低遅延かつ高スループットを実現し、リアルタイムのセキュアなイーサーネット通信を成功裏に実現した。
• 本実装により、組み込みおよびネットワーキングアプリケーション向けに、単純で効率的かつ安全なRC4ハードウェア設計が実現可能であることが示された。