[論文レビュー] An efficient mathematically correct scale free CORDIC

Yassine Hachaı̈chi, Younes Lahbib|arXiv (Cornell University)|Jun 8, 2016

Numerical Methods and Algorithms参考文献 4被引用数 6

ひとこと要約

本稿では、各ステップで最も近い基本角を選択することで反復回数を削減し、補正されたテイラー級数近似を用いて精度を向上させる、効率的で数学的に正しいスケールフリー CORDIC アルゴリズムを提案する。この手法により、FPGA 上でわずか 4 回の反復で高精度なサインおよびコサイン計算が可能となり、リソース使用量の増加に起因する初期実装の課題は存在するが、従来の CORDIC よりも速度と面積効率に優れる。

ABSTRACT

In order to approximate transandental functions, several algorithms were proposed.Historically, polynomial interpolation, infinite series, $\cdots$ and other$+, imes, -$ and $/$ based algorithms were studied for this purpose.The CORDIC (COordinate Rotation DIgital Computer)introduced by Jack E. Volder in 1959, and generalized by J. S. Walther a few years later, is a hardware based algorithmfor the approximation of trigonometric, hyperbolic andlogarithmic functions.As a consequence, CORDIC is used for applications indiverse areas such as signal and image processing.For these reasons, several modified versions were proposed.In this article, we present anoverview of the CORDIC algorithm for the computation of the circular functions, essentially the scaling free version,and we will give a substential improvement to the commonly used one.

研究の動機と目的

• 各ステップで最も近い基本角を選択することで、CORDIC の反復回数を削減し、収束速度を向上させる。
• スケールフリー CORDIC で用いられる多項式近似を補正し、数学的正確性を確保するとともに精度を向上させる。
• FPGA に実装・評価した反復型およびパイプライン型 CORDIC アーキテクチャを比較し、従来の設計と性能を対比する。
• 提案手法が、古典的 CORDIC よりも著しく少ない反復回数で同等またはより高い精度を達成できることを示す。
• ハードウェアリソース使用量を分析し、将来の改善に向けた行動的 VHDL シンセシスにおける最適化の余地を同定する。

提案手法

• アルゴリズムは、各ステップで残差角誤差を最小化するため、動的インデックス予測子を用いて最適な基本回転角（arctan(2^(-k)))）を選択する。
• 固定角シーケンスに代えて、変動角選択戦略を採用することで、収束を加速し、反復回数を削減する。
• スケールフリー CORDIC の合成関数に補正されたテイラー級数近似を適用し、数学的正確性を保ちながら収束を高速化する。
• 反復型アーキテクチャは、32ビットの2の補数信号とシフトアド演算を用い、符号およびインデックス選択のための制御論理を備える。
• パイプライン型アーキテクチャは、入力ワード幅に関係なく、たった 3〜4 ステージで構成され、従来の 32 ステージのパイプライン設計と比較して、高スループットかつ低遅延を実現する。
• 設計は Nexys3 Spartan-6 FPGA に合成され、性能とリソース使用量を評価するために初期実装に行動的 VHDL が使用された。

実験結果

リサーチクエスチョン

• RQ1 各ステップで最も近い基本角を動的に選択することで、CORDIC の反復回数を最小限に抑えられるか？
• RQ2 スケールフリー CORDIC における補正されたテイラー級数近似は、計算複雑性を増加させることなく精度を向上させるか？
• RQ3 FPGA に実装した場合、提案された CORDIC アーキテクチャは従来の CORDIC と比較して、面積、消費電力、周波数の面で優れているか？
• RQ4 行動的 VHDL シンセシスは、CORDIC 実装におけるリソース使用量と性能にどのような影響を与えるか？
• RQ5 3〜4 ステージのパイプライン CORDIC は、32 ステージの従来のパイプライン設計と同等またはより優れた性能を達成できるか？

主な発見

• 提案されたアルゴリズムは、従来の CORDIC と同等の精度（誤差 ~10⁻³）を達成するが、反復回数は 32 回からわずか 4 回にまで削減され、収束速度が著しく向上した。
• パイプライン型アーキテクチャは、16ビットの従来のパイプライン設計と比較して、リソース使用量をほぼ 50％ 削減（4180 スライス vs. 8200 スライス）し、消費電力も低減（180 mW vs. 300 mW）した。
• 提案されたパイプライン設計の周波数（55 MHz）は、従来の 16 ビットバージョン（45 MHz）よりも高いことから、スループットの向上が示された。
• 反復型アーキテクチャは 100 mW の消費電力と 85.05 MHz の周波数を示したが、インデックス予測子とシフトプロセッサブロックはそれぞれ 20 mW と 540 スライスを占めており、最適化の余地があることが示された。
• 初期実装における主な性能劣化要因は、LUT 使用量と論理複雑性を増加させる行動的 VHDL シンセシスに起因しており、RTL レベルでの最適化によりリソース使用量を顕著に削減できる可能性がある。
• 理論的およびシミュレーション結果から、補正されたテイラー級数近似が要求される精度水準を満たしており、標準的手法よりも高速な計算を可能にすることが確認された。