[논문 리뷰] CLR-DRAM: A Low-Cost DRAM Architecture Enabling Dynamic Capacity-Latency Trade-Off

Haocong Luo, Taha Shahroodi외 6명|arXiv (Cornell University)|2020. 05. 26.

Parallel Computing and Optimization Techniques참고 문헌 84인용 수 9

한 줄 요약

CLR-DRAM은 DRAM 서브어레이에 격리 트anz이스터를 추가하여 고용량 모드와 저지연 모드 사이에서 동적이고 행 단위로 재구성 가능한 저비용 DRAM 아키텍처이다. 이는 인접한 셀과 사전 증폭기를 결합하여 더 빠른 액세스를 가능하게 하면서도 필요에 따라 높은 밀도를 유지함으로써, 네 코어 다중 프로그램 워크로드에서 평균으로 시스템 성능을 18.6% 향상시키고 DRAM 에너지 소비를 29.7% 감소시킨다.

ABSTRACT

DRAM is the prevalent main memory technology, but its long access latency can limit the performance of many workloads. Although prior works provide DRAM designs that reduce DRAM access latency, their reduced storage capacities hinder the performance of workloads that need large memory capacity. Because the capacity-latency trade-off is fixed at design time, previous works cannot achieve maximum performance under very different and dynamic workload demands. This paper proposes Capacity-Latency-Reconfigurable DRAM (CLR-DRAM), a new DRAM architecture that enables dynamic capacity-latency trade-off at low cost. CLR-DRAM allows dynamic reconfiguration of any DRAM row to switch between two operating modes: 1) max-capacity mode, where every DRAM cell operates individually to achieve approximately the same storage density as a density-optimized commodity DRAM chip and 2) high-performance mode, where two adjacent DRAM cells in a DRAM row and their sense amplifiers are coupled to operate as a single low-latency logical cell driven by a single logical sense amplifier. We implement CLR-DRAM by adding isolation transistors in each DRAM subarray. Our evaluations show that CLR-DRAM can improve system performance and DRAM energy consumption by 18.6% and 29.7% on average with four-core multiprogrammed workloads. We believe that CLR-DRAM opens new research directions for a system to adapt to the diverse and dynamically changing memory capacity and access latency demands of workloads.

연구 동기 및 목표

• 기존 DRAM 설계에서 동적 워크로드 수요에 대응할 수 없는 정적 용량-지연도 트레이드오프 문제를 해결하기 위해.
• 고용량 및 저지연 동작 모드 간에 세밀한 런타임 재구성 기능을 제공하기 위해.
• 저장 밀도를 훼손하거나 칩 면적을 크게 증가시키지 않으면서도 저비용이고 하드웨어 효율적인 재구성 가능성을 확보하기 위해.
• 다양하고 변화하는 메모리 워크로드 환경에서 시스템 성능과 에너지 효율성을 향상시키기 위해.
• 워크로드 다이나믹스에 대응하는 적응형 주요 메모리 아키텍처에 대한 새로운 연구 방향을 열기 위해.

제안 방법

• 각 DRAM 서브어레이에 격리 트anz이스터를 도입하여 개별 행을 두 가지 모드 간에 동적으로 재구성할 수 있도록 한다.
• 최대 용량 모드에서는 격리 트anz이스터를 선택적으로 활성화하여 각 DRAM 셀이 독립적으로 작동하도록 하며, 기존의 커머셜 DRAM 밀도를 유지한다.
• 고성능 모드에서는 모든 격리 트anz이스터를 활성화하여 인접한 두 개의 DRAM 셀과 그들의 사전 증폭기를 하나의 논리적 셀로 결합하고 공유되는 더 강력한 사전 증폭기를 제공한다.
• 비대칭 감지와 이중 사전 증폭기 작동 방식을 활용하여 비트라인 양끝에서부터 신호를 구동함으로써 행 활성화 및 사전 충전 지연을 줄인다.
• 결합된 사전 증폭기를 사용하여 감지 및 사전 충전 작업을 가속화함으로써 액세스 지연과 리프레시 오버헤드를 감소시킨다.
• 인터페이스 의미 체계를 변경하지 않고도 행 단위에서 작동함으로써 기존 DRAM 컨트롤러 및 메모리 액세스 프로토콜과의 후행 호환성을 유지한다.

실험 결과

연구 질문

• RQ1 저비용 하드웨어 비용으로 DRAM 아키텍처가 개별 행을 고용량 모드와 저지연 모드 간에 동적으로 재구성할 수 있는가?
• RQ2 동적 재구성이 다양한 워크로드에서 시스템 성능과 에너지 효율성에 얼마나 기여하는가?
• RQ3 제안된 격리 트anz이스터 메커니즘이 유의미한 면적 또는 전력 오버헤드 없이 고밀도와 저지연을 동시에 달성하는 데 어떻게 기여하는가?
• RQ4 정적 이종 DRAM 설계 대비 CLR-DRAM의 성능 및 에너지 영향은 어떠한가?
• RQ5 CLR-DRAM은 기존의 DRAM 내 캐싱 또는 지연 감소 기술과 융합되어 성능 향상을 더욱 향상시킬 수 있는가?

주요 결과

• CLR-DRAM은 네 코어 다중 프로그램 워크로드에서 평균 18.6% 향상된 시스템 성능을 달성하기 위해 필요에 따라 동적 지연 감소를 가능하게 한다.
• 결합된 사전 증폭기를 통해 액세스 지연과 리프레시 오버헤드를 감소시킴으로써 DRAM 에너지 소비를 평균 29.7% 절감한다.
• 정적 저지연 DRAM 설계 수준의 성능 향상을 달성하지만, 변화하는 워크로드 수요에 대한 완전한 적응성을 갖춘다.
• 격리 트anz이스터의 추가로 행 단위 재구성이 가능해지며, 최대 용량 모드에서 높은 저장 밀도를 유지하는 데 최소한의 면적 오버헤드를 유발한다.
• 고성능 모드에서는 이중 사전 증폭기를 통해 비트라인의 양끝에서 동시에 감지를 가능하게 하여 행 활성화 및 사전 충전 지연을 감소시킨다.
• CLR-DRAM은 기존의 DRAM 내 캐싱 및 지연 감소 기술과 수직적(orthogonal)이므로 융합 시 추가적인 성능 향상을 얻을 수 있다.