[論文レビュー] Deterministic Computations on a PRAM with Static Processor and Memory Faults

Bogdan S. Chlebus, Leszek Gąsieniec+1 more|arXiv (Cornell University)|Dec 31, 2017

Cryptography and Data Security参考文献 43被引用数 11

ひとこと要約

本稿では、静的プロセッサおよびメモリ故障を有するPRAM上で、情報分散と整理された木構造を用いて、信頼性の高い効率的で故障に強いメモリアクセスを実現する、故障なしPRAMの決定的シミュレーションを提示する。このシミュレーションは、1ステップあたりO(log m)のスローダウンと、O((m/n + log n) log n)の事前処理時間を達成し、定数倍の故障部品が存在する状況でも信頼性のある実行を保証する。

ABSTRACT

We consider Parallel Random Access Machine (PRAM) which has some processors and memory cells faulty. The faults considered are static, i.e., once the machine starts to operate, the operational/faulty status of PRAM components does not change. We develop a deterministic simulation of a fully operational PRAM on a similar faulty machine which has constant fractions of faults among processors and memory cells. The simulating PRAM has $n$ processors and $m$ memory cells, and simulates a PRAM with $n$ processors and a constant fraction of $m$ memory cells. The simulation is in two phases: it starts with preprocessing, which is followed by the simulation proper performed in a step-by-step fashion. Preprocessing is performed in time $O((\frac{m}{n}+ \log n)\log n)$. The slowdown of a step-by-step part of the simulation is $O(\log m)$.

研究の動機と目的

• 静的プロセッサおよびメモリ故障を有するマシン上でPRAMアルゴリズムの信頼性の高い実行を可能にすること。
• 任意の故障分布を定数範囲内で適応可能な決定的シミュレーションメカニズムを設計すること。
• 故障部品が存在する状況でも高速かつ故障に強いメモリアクセスを保証すること。
• 決定的アクセスパターンのため、動作中のプロセッサが故障のないメモリセルを特定できないという課題を克服すること。
• 最悪の故障分布下でも、決定的動作を維持しながら中程度のスローダウンを達成すること。

提案手法

• 事前処理フェーズでは、動作中のプロセッサおよびメモリセルの定数倍をデータ構造に整理し、高速アクセスを可能にする。
• 局所範囲に十分な動作メモリを有するアクティブプロセッサが、協調的アクセスのためのプロセッサ木とメモリ木を構築する。
• 情報分散により、故障分布に関係なく入力がすべてのプロセッサに到達するように保証する。
• メモリ走査ルートを表す2進パスの辞書式比較に基づき、部分木を再帰的にマージすることで整理された木を構築する。
• マージ処理は、各段階でパイプライン化された定数時間オペレーションを用い、O(log m)の構築時間を維持する。
• メモリアクセスは、メモリ木における二分探索により実行され、EREW、CREW、CRCWモデルのいずれにおいても1回あたりO(log m)の時間で実現可能である。

実験結果

リサーチクエスチョン

• RQ1 静的プロセッサおよびメモリ故障を有するPRAM上で、決定的PRAMアルゴリズムを効率的にシミュレートできるか？
• RQ2 最悪の故障分布下でも、動作中のプロセッサが故障のないメモリセルを信頼性高く特定できるか？
• RQ3 定数故障バインド下での決定的シミュレーションで達成可能な最小のスローダウンは何か？
• RQ4 並列読込に依存せずに、故障に強いメモリアクセスメカニズムを構築できるか？
• RQ5 任意の故障配置が存在する状況でも、効率的な事前処理およびメモリ組織化が可能か？

主な発見

• 事前処理フェーズはO((m/n + log n) log n)の時間で実行され、故障に強いデータ構造のセットアップを可能にする。
• シミュレーションフェーズでは、1ステップあたりO(log m)のスローダウンが発生するが、これはEREWモデルにおける決定的アクセスの最適性を示す。
• 本手法により、すべての動作中のプロセッサが、整理された木構造を通じて最終的に仮想メモリにアクセス可能になる。
• 2進パスと辞書式順序の使用により、O(log m)時間で整理された木の効率的マージが可能になる。
• 本ソリューションは、すべてのPRAMバリアント（EREW、CREW、CRCW）で動作可能であり、EREWの場合が最も複雑な調整を要する。
• 故障部品の数が総部品数の定数倍以内に制限される限り、任意の故障分布下でもシミュレーションは頑健に動作する。