[論文レビュー] Efficient Real-Time Selective Genome Sequencing on Resource-Constrained Devices

Po Jui Shih, Hassaan Saadat+2 more|arXiv (Cornell University)|Nov 14, 2022

Genomics and Phylogenetic Studies被引用数 11

ひとこと要約

HARU は、オンチップ FPGA を搭載した低価格でポータブルな MPSoC デバイス上で、リアルタイムの選択的ゲノムシークエンシングを高速化するハードウェア・ソフトウェア共同設計システムである。未最適化ソフトウェアに対して 85× の高速化を達成し、36 コアのサーバー上で最適化されたソフトウェアに対しても 2.5× の高速化を実現した。また、エネルギー消費を2桁低減した。

ABSTRACT

Third-generation nanopore sequencers offer a feature called selective sequencing or 'Read Until' that allows genomic reads to be analyzed in real-time and abandoned halfway, if not belonging to a genomic region of 'interest'. This selective sequencing opens the door to important applications such as rapid and low-cost genetic tests. The latency in analyzing should be as low as possible for selective sequencing to be effective so that unnecessary reads can be rejected as early as possible. However, existing methods that employ subsequence Dynamic Time Warping (sDTW) algorithm for this problem are too computationally intensive that a massive workstation with dozens of CPU cores still struggles to keep up with the data rate of a mobile phone-sized MinION sequencer. In this paper, we present Hardware Accelerated Read Until (HARU), a resource-efficient hardware-software co-design-based method that exploits a low-cost and portable heterogeneous MPSoC platform with on-chip FPGA to accelerate the sDTW-based Read Until algorithm. Experimental results show that HARU on a Xilinx FPGA embedded with a 4-core ARM processor is around 2.5X faster than a highly optimized multi-threaded software version (around 85X faster than the existing unoptimized multi-threaded software) running on a sophisticated server with 36-core Intel Xeon processor for a SARS-CoV-2 dataset. The energy consumption of HARU is two orders of magnitudes lower than the same application executing on the 36-core server. Source code for HARU sDTW module is available as open-source at https://github.com/beebdev/HARU and an example application that utilises HARU is at https://github.com/beebdev/sigfish-haru.

研究の動機と目的

• リソース制限のあるデバイス上で sDTW を用いたリアルタイム選択的シークエンシングの計算ボトルネックを解消すること。
• 病原体モニタリングや迅速な遺伝子検査などの応用を想定し、ポータブルで低消費電力の選択的シークエンシングを実現すること。
• MinION シークエンサーのデータレートに対応できない既存のソフトウェアオンリーサブシーケンス Dynamic Time Warping (sDTW) 実装の限界を克服すること。
• FPGA デプロイ用に最適化された、メモリ効率が高く、高スループットな sDTW アクセラレータを設計すること。
• 低価格の FPGA におけるハードウェアアクセラレーションが、高機能なサーバー CPU よりも高速かつエネルギー効率に優れていることを実証すること。

提案手法

• sDTW の計算において M×N 行列の完全な保存を回避することで、空間計算量を O(MN) から O(M) に削減するメモリ効率の良い sDTW アクセラレータを開発した。
• sDTW の計算に内在する細粒度の並列性を活用し、ソフトウェアでの時間計算量 O(MN) をハードウェアで O(M+N) に低減した。
• Xilinx Kria MPSoC プラットフォーム上に 4 コアの ARM プロセッサと sDTW アクセラレータを統合し、リアルタイム信号処理を実現した。
• ハードウェアの利用度を最大化するために、信号の事前処理とバッチ入力処理を実装したマルチスレッドソフトウェアパイプラインを構築した。
• 効率的な生信号 I/O を実現するため、BLOW5 ファイル形式と slow5lib を使用し、組み込みターゲットへのクロスコンパイルを可能にした。
• 複数の HARU インスタンスを用いたスケーラブルなデプロイメントを可能にするシステムを設計した。

実験結果

リサーチクエスチョン

• RQ1 低価格でポータブルな組み込みプラットフォーム上で、FPGA を用いたハードウェアアクセラレーションが、ナノポア選択的シークエンシングのリアルタイム sDTW 計算を達成できるか？
• RQ2 従来のソフトウェア実装と比較して、メモリ効率の良い sDTW 設計が、空間的・時間的計算量の両面でどの程度低減できるか？
• RQ3 HARU のパフォーマンスとエネルギー効率は、高機能サーバーHW上で最適化されたマルチスレッドソフトウェアと比較してどの程度優れているか？
• RQ4 特にリファレンス配列サイズとデータストリーミングの観点から、現在の FPGA プラットフォームに HARU をデプロイする際の実用的制限は何か？
• RQ5 HARU は、より新しいナノポア化学や RNA やタンパク質などの他の核酸タイプに対応できるように拡張可能か？

主な発見

• HARU は、36 コア Xeon サーバー上で SARS-CoV-2 データセットを処理した際、元の未最適化 sDTW ソフトウェアと比較して 85× の高速化を達成した。
• HARU は、同じ 36 コアサーバー上で実行される高度に最適化されたマルチスレッドソフトウェアバージョンよりも 2.5× 速く動作した。
• HARU のエネルギー消費は、同じアプリケーションを 36 コアサーバー上で実行した場合と比較して 2 桁低減され、エネルギー遅延積は 650× 低減された。
• HARU sDTW アクセラレータは、Xilinx Kria FPGA の LUT リソースの 20% 未満を消費しており、さらなるスループットスケーリングのための最大 5 つの並列コアを確保できる余地がある。
• MinION シークエンサーの 450 ベース/秒のデータレートを維持したリアルタイム性能を発揮し、実用的なデバイス内選択的シークエンシングを可能にした。
• HARU のオープンソースリリース（Verilog コアとデバイスドライバを含む）および sigfish-haru とのプロトタイプ統合により、再現性と拡張性が確保された。