[論文レビュー] FPGA Co-processor for the ALICE High Level Trigger

G Grastveit, H. Helstrup+10 more|ArXiv.org|Jun 2, 2003

Advanced Data Storage Technologies参考文献 6被引用数 9

ひとこと要約

本論文では、ALICE High Level Trigger (HLT) システム向けに、Time Projection Chamber (TPC) データにおけるリアルタイム2次元クラスターファインディングを実現する高速でハードウェア最適化されたクラスターファインダーアルゴリズムを実装したカスタムFPGAコプロセッサを提案する。ステートマシンに基づくマージングとスマートマルチプライヤー（SmartMult）を用いることで、データ転送のオーバーヘッドを低減し、35 MHzクロックで12%のリソース使用率、臨界パスにおける24%以上のアイドル時間を達成し、高多重度イベントの効率的処理を可能にする。

ABSTRACT

The High Level Trigger (HLT) of the ALICE experiment requires massive parallel computing. One of the main tasks of the HLT system is two-dimensional cluster finding on raw data of the Time Projection Chamber (TPC), which is the main data source of ALICE. To reduce the number of computing nodes needed in the HLT farm, FPGAs, which are an intrinsic part of the system, will be utilized for this task. VHDL code implementing the Fast Cluster Finder algorithm, has been written, a testbed for functional verification of the code has been developed, and the code has been synthesized

研究の動機と目的

• ALICE High Level Trigger (HLT)ファームにおけるデータ転送および通信のオーバーヘッドを低減するため、クラスターファインディングをFPGAコプロセッサにオフロードすること。
• 最大200 Hzのイベントレートおよび約15 GByte/secのデータレートで、TPCの生データをリアルタイムかつ高スルーレートで処理すること。
• 重なりのあるクラスタをデコンボリューションで処理できる、FPGA実装に適したハードウェア最適化されたクラスターファインダーアルゴリズムの開発。
• FPGA出力とC++リファレンス結果を比較するテストベンチベースの検証パイプラインにより、機能的正しさと性能を保証すること。

提案手法

• クラスターファインダは、TPCからのゼロサプレッサ（zero-suppressed）で時間順序付けられたADC値を処理し、時間軸に沿って垂直なシーケンスにグループ化した後、隣接するパッドシーケンスをマージしてクラスタを形成する。
• ステートマシンがマージングロジックを制御し、merge_add、send_one、send_all、split_clusterなどのクラスターステートを管理し、シーケンスの順序付けとクラスタの終了処理を実行する。
• 標準マルチプライヤーに代えてスマートマルチプライヤー（SmartMult）を採用し、LUT使用量を削減するとともにクロック速度を向上させる。乗数の範囲を制限してシフト演算を減らし、制限を超えるクラスタはオーバーフローとしてフラグを立てる。
• システムはリングバッファを用いて検索リストと現在リストを管理し、時間順入力に基づく効率的なクラスターマージとステート遷移を実現する。
• テストベンチは、ALTRO形式のシミュレーテッドALIROOT生データを読み込み、FPGA設計のシミュレーションを駆動し、出力クラスタをC++リファレンス実装と比較する。
• タイミング解析により、マージャーサーキットが35 MHzで動作し、24%以上のアイドル時間を有することが確認され、より高い多重度データに対しても十分な余裕があることが示された。

実験結果

リサーチクエスチョン

• RQ1 FPGAベースのクラスターファインディングは、ALICE HLTシステムにおけるデータ転送および通信のオーバーヘッドをどのように低減できるか？
• RQ2 どのようなハードウェア最適化されたアルゴリズム的手法が、重なりのあるクラスタを処理できるリアルタイム2次元クラスターファインディングを、高レートTPCデータで実現できるか？
• RQ3 FPGAクラスターファインダーサーキットで高いクロック速度を維持するために、リソース効率の良いマルチプライヤーをどのように設計できるか？
• RQ4 FPGA実装は、C++リファレンスアルゴリズムの性能と正確性とどの程度一致するか？
• RQ5 現実的な高多重度条件下でのFPGA設計のタイミングおよびリソース使用率はどの程度か？

主な発見

• FPGAコプロセッサは、APEX20KE-400-2x FPGA容量の12%（1937論理セル）にとどまり、高いリソース効率を示している。
• 設計は35 MHzで動作し、マージャーサーキットが24%以上の時間、アイドル状態にあり、より高いイベント多重度に対しても十分な余裕があることが示された。
• テストベンチの検証により、FPGA出力クラスタとC++リファレンス実装との間に差異は一切認められず、クラスタ位置および総電荷の両面で完全な一致が確認された。
• スマートマルチプライヤー（SmartMult）は、乗数範囲を制限し、ビットシフトと加算演算を用いることで、LUT使用量を削減し、クロック速度を向上させた。
• dN/dy = 2500の場合、マージャーはcalc_dist状態に26.9%のサイクルを費やしているが、依然としてタイミング制約内に収まっている。
• 局所的最小値を検出することでクラスタのデコンボリューションを実現し、高多重度領域における性能向上を達成した。