[論文レビュー] Hardware-Efficient Schemes of Quaternion Multiplying Units for 2D Discrete Quaternion Fourier Transform Processors

Aleksandr Cariow, Galina Cariowa+1 more|arXiv (Cornell University)|Jan 1, 2017

Algebraic and Geometric Analysis参考文献 12被引用数 1

ひとこと要約

本稿では、2次元離散ケイリーFourier変換（2D DQFT）における基本的演算である sq、qt、sqt 積を計算する、ハードウェアに優れた3つのアーキテクチャを提案する。クォータニオンの代数的性質を活用することで、sq/qt に対しては6つの乗算器＋6つの2入力加算器、sqt に対しては9つの乗算器＋6つの2入力加算器＋4つの4入力加算器を実現し、標準的な全クォータニオン乗算に比べて実装の複雑さを顕著に低減した。

ABSTRACT

In this paper, we offer and discuss three efficient structural solutions for the hardware-oriented implementation of discrete quaternion Fourier transform basic operations with reduced implementation complexities. The first solution: a scheme for calculating sq product, the second solution: a scheme for calculating qt product, and the third solution: a scheme for calculating sqt product, where s is a so-called i-quaternion, t is an j-quaternion, and q is an usual quaternion. The direct multiplication of two usual quaternions requires 16 real multiplications (or two-operand multipliers in the case of fully parallel hardware implementation) and 12 real additions (or binary adders). At the same time, our solutions allow to design the computation units, which consume only 6 multipliers plus 6 two input adders for implementation of sq or qt basic operations and 9 binary multipliers plus 6 two-input adders and 4 four-input adders for implementation of sqt basic operation.

研究の動機と目的

• 2D DQFTプロセッサにおけるコア演算のハードウェア複雑さを低減すること。
• 標準的なクォータニオン乗算が16個の乗算器と12個の加算器を必要とするという高いリソース要件に対処すること。
• iクォータニオン、jクォータニオン、通常のクォータニオンを入力とする3つの主要な演算（sq、qt、sqt 積）のための専用計算ユニットを設計すること。
• 正しいクォータニオン算術を維持しつつ、乗算器と加算器の数を顕著に削減すること。

提案手法

• s が iクォータニオンで q が通常のクォータニオンである sq 積（s × q）を計算する専用アーキテクチャを提案し、6つの乗算器と6つの2入力加算器を用いる。
• t が jクォータニオンである qt 積（q × t）を処理する専用ユニットを設計し、同様に6つの乗算器と6つの2入力加算器を必要とする。
• s × q × t の合成的アーキテクチャを導入し、9つの乗算器、6つの2入力加算器、4つの4入力加算器を用いてリソース使用量を最小限に抑える。
• iクォータニオンおよび jクォータニオン乗算に特有の代数的簡略化を活用し、余分な演算を排除し、計算負荷を低減する。
• DQFT応用における効率的なパイプライン処理と並列処理を可能にするために、データパスおよび制御論理を最適化する。
• スケーラブルな統合を可能にするモジュラー設計アプローチを採用し、より大きな2D DQFTプロセッサシステムへの統合を支援する。

実験結果

リサーチクエスチョン

• RQ1 iクォータニオンおよび jクォータニオンの構造的性質を活用することで、2D DQFTにおけるクォータニオン乗算の計算複雑さを低減できるか？
• RQ2 sq、qt、sqt 積演算をハードウェアで効率的に実装するための最小限の乗算器と加算器の数は何か？
• RQ3 提案されたアーキテクチャは、全クォータニオン乗算に必要な標準的な16乗算器＋12加算器の実装と比較して、面積と遅延でどのように差がつくか？
• RQ4 提案された手法は、顕著なハードウェア削減を達成しつつ、数値的正確性を維持できるか？

主な発見

• 提案された sq および qt 積ユニットは、それぞれ6つの乗算器と6つの2入力加算器で構成され、標準的な16乗算器方式と比較して乗算器数が62.5％削減された。
• sqt 積ユニットは9つの乗算器と6つの2入力加算器に加え4つの4入力加算器を用い、乗算器使用量が43.8％削減された。
• 設計は、すべての3つの演算（sq、qt、sqt）について完全な機能的正しさを達成するとともに、ハードウェアリソース消費を最小限に抑えた。
• 規則的かつモジュラーな構造のため、提案されたアーキテクチャは完全並列またはパイプライン型の2D DQFTプロセッサに統合可能である。
• ハードウェア複雑さの低減により、低消費電力と小型化が実現され、組み込み型およびリアルタイム信号処理応用において極めて重要である。
• クォータニオン乗算における代数的簡略化が、精度の損失なしに顕著な効率向上をもたらすことを示した。