[論文レビュー] High-resolution timing electronics for fast pixel sensors

A. Lai, Gian Matteo Cossu|arXiv (Cornell University)|Aug 22, 2020

Particle Detector Development and Performance参考文献 6被引用数 7

ひとこと要約

この論文は、高速ピクセルセンサーのフロントエンド電子回路におけるトランスインピーダンスアンプ（TIA）のタイミング性能限界を調査し、20 ps未塔の時間分解能を達成するための最適な回路構成を特定する。TIAトポロジの詳細な設計、特にフィードバックネットワークの最適化とノイズの低減が、20 psのセンサーレベルのタイミング分解能に適合させるために不可欠であることが示され、これにより高レートのトラッキングシステムにおいて電子回路が性能ボトルネックとならずに済む。

ABSTRACT

Detectors based on pixels with timing capabilities are gaining increasing importance in the last years. Next-to-come high-energy physics experiments at colliders requires the use of time information in tracking, due to the increasing levels of track densities in the foreseen experimental conditions. Various different developments are ongoing on solid state sensors to gain high-resolution performance at the sensor level, as for example LGAD sensors or 3D sensors. Intrinsic sensor time resolution around 20 ps have been recently obtained. The increasing performance on the sensor side strongly demands an adequate development on the front-end electronics side, which now risks to become the performance bottle-neck in a tracking or vertex-detecting system. This paper aims to analyse the ultimate possible performance in timing of a typically-used front-end circuit, the Trans-Impedance Amplifier, considering different possible circuit configurations. Evidence to the preferable modes of operation in sensor read-out for timing measurement will be given.

研究の動機と目的

• 高エネルギー物理学実験における積み重なりとトラック密度の増加に伴い、高時間分解能トラッキングのニーズが高まっていることを踏まえ、その対応。
• LGADや3Dセンサー（約20 ps分解能を有する）など、センサーの時間分解能が向上しているにもかかわらず、フロントエンド電子回路が性能ボトルネックとなる可能性があることの特定。
• 一般的に用いられるトランスインピーダンスアンプ（TIA）の理論的および実用的時間分解能限界の評価。
• 高速ピクセルシステムで最高の時間分解能を達成するための最適なTIA構成と動作モードの同定。

提案手法

• 時間分解能限界を評価するためのTIAノイズおよび帯域幅の解析的モデリング。
• 信号対ノイズ比と立ち上がり時間の最適化を目的とした、フィードバック抵抗およびコンデンサ値の異なるTIA構成の評価。
• TIAベースの読み出しチェーンにおける時間ウォークおよびジッタの寄与要因のシミュレーションおよび分析。
• 時間分解能の劣化を最小限に抑えるために、さまざまなフィードバックネットワークトポロジの比較。
• 現実のセンサーや電子的制約を想定した等価回路モデルを用いた時間性能の予測。
• 統計的およびスペクトル解析を用いて、主なノイズ源とその時間分解能への影響の同定。

実験結果

リサーチクエスチョン

• RQ1 標準的なTIAがピクセルセンサー読み出しシステムにおいて、果たしてどの程度の基本的時間分解能限界を有するか？
• RQ2 高速ピクセルセンサーにおいて、時間ジッタを最小限に抑え、時間分解能を最大化するためのTIA構成は何か？
• RQ3 フィードバック抵抗およびコンデンサ値がフロントエンド電子回路の時間性能にどのように影響するか？
• RQ4 TIAの帯域幅およびノイズ特性をどの程度最適化すれば、約20 psのセンサーレベルの時間分解能に適合できるか？
• RQ5 TIAベースの時間測定システムにおける主なノイズ源は何か？ また、それらはどのように低減できるか？

主な発見

• TIAの理論的時間分解能限界は、主に入力換算ノイズと帯域幅によって制限され、最適な構成により20 ps未塔の分解能が達成可能である。
• フィードバックネットワークの最適化、特にフィードバック抵抗およびコンデンサの選定が、時間ジッタの低減と時間分解能の向上に顕著な効果をもたらす。
• TIAの立ち上がり時間およびノイズ帯域幅が重要な要因であり、20 ps未塔の時間性能を維持するためには1 GHzを超える帯域幅が必要不可欠である。
• TIAが線形かつ高帯域幅の領域で動作し、十分な信号ヘッドルームを確保している場合、時間ウォーク効果は最小限に抑えられる。
• TIAにおける主なノイズ源は、入力段の熱雑音および flicker ノイズであり、デバイスサイズの最適化とバイアス設定の工夫によって慎重に管理する必要がある。
• 本研究は、正確な回路設計と最適化がなされない限り、フロントエンド電子回路がセンサーレベル性能（約20 ps）と同等の時間分解能を達成できないことを確認した。