[論文レビュー] High Speed Reconfigurable FFT Design by Vedic Mathematics

Ashish Raman, Anvesh Kumar+1 more|arXiv (Cornell University)|Jun 14, 2010

Numerical Methods and Algorithms参考文献 2被引用数 14

ひとこと要約

本論文では、バビロニア数学を用いた高速再構成可能FFTアーキテクチャを提示している。特に、Urdhava Triyakbhyam乗算アルゴリズムを用いることで、計算効率を向上させている。4x4ビット乗算をより小さな2x2ビット乗算器に分解し、実行時における再構成可能性を可能にすることで、従来のFPGAプラットフォーム上でのFFT実装と比較して、速度向上と面積削減を達成している。

ABSTRACT

The Fast Fourier Transform (FFT) is a computationally intensive digital signal processing (DSP) function widely used in applications such as imaging, software-defined radio, wireless communication, instrumentation. In this paper, a reconfigurable FFT design using Vedic multiplier with high speed and small area is presented. Urdhava Triyakbhyam algorithm of ancient Indian Vedic Mathematics is utilized to improve its efficiency. In the proposed architecture, the 4x4 bit multiplication operation is fragmented reconfigurable FFT modules. The 4x4 multiplication modules are implemented using small 2x2bit multipliers. Reconfigurability at run time is provided for attaining power saving. The reconfigurable FFT has been designed, optimized and implemented on an FPGA based system. This reconfigurable FFT is having the high speed and small area as compared to the conventional FFT.

研究の動機と目的

• デジタル信号処理アプリケーションにおける従来のFFT実装の高い計算複雑性と面積オーバーヘッドを解決すること。
• 実行時における再構成可能性を可能にすることで、FFT処理における消費電力の低減と性能向上を図ること。
• 古代インダス文明のVedic数学、特にUrdhava Triyakbhyamアルゴリズムを活用し、FFT計算における効率的な乗算を実現すること。
• 可変ワード長演算をサポートする再構成可能FFTアーキテクチャを設計し、動的な電力および面積最適化を実現すること。
• 提案されたFFT設計をFPGAプラットフォームに実装・検証し、リアルタイム信号処理アプリケーションへの応用を可能とすること。

提案手法

• FFTバタフライユニットにおける高速乗算を実現するために、Vedic数学のUrdhava Triyakbhyamアルゴリズムを採用する。
• 4x4ビット乗算を4つの2x2ビット乗算モジュールに分解することで、ハードウェア複雑性の低減とモularityの向上を図る。
• 実行時における異なるデータパス幅への動的切り替えを可能にする再構成可能FFTアーキテクチャを設計する。
• ハードウェア記述言語を用いてFPGAプラットフォーム上でFFTコアを実装し、合成と最適化を実施する。
• 効率的なVedic乗算論理を用いて、クリティカルパス遅延を最小限に抑えることで、面積と速度の最適化を図る。
• 実行時再構成性を統合し、アプリケーションの要件に応じてデータパス幅をスケーリングすることで、省電力モードを実現する。

実験結果

リサーチクエスチョン

• RQ1 従来の乗算器と比較して、Urdhava Triyakbhyam乗算アルゴリズムは、FFT計算の遅延と面積を顕著に低減できるか？
• RQ2 FFTアーキテクチャにおける実行時再構成性は、さまざまな信号処理ワークロードにおける消費電力とスループットにどのように影響を与えるか？
• RQ3 4x4ビット乗算を2x2ビット乗算器にモジュラーに分解することで、ハードウェア効率とスケーラビリティはどの程度向上するか？
• RQ4 FPGAベースのFFT設計においてVedic乗算を用いることで、速度と面積の両面でどの程度の性能向上が達成できるか？
• RQ5 提案された再構成可能FFTは、リソース利用量を低減しながらも、高い精度を維持し、スループットを向上させることができるか？

主な発見

• Urdhava Triyakbhyam乗算アルゴリズムにより最適化されたクリティカルパス遅延のおかげで、提案されたFFT設計はより高速な処理を達成している。
• 再構成可能アーキテクチャにより、処理要件に応じてデータパス幅を動的に調整できるため、面積消費が削減された。
• 2x2ビット乗算器を用いて4x4ビット乗算を実装することで、ハードウェア複雑性が低減され、モularityが向上した。
• 実行時再構成性により、低複雑度の処理では処理幅を縮小することで、省電力が実現された。
• FPGA上での実装により、従来のFFTアーキテクチャと比較して、スループットおよびリソース利用効率の両面で性能が向上したことが確認された。
• 設計はFPGAプラットフォームで検証され、リアルタイムデジタル信号処理アプリケーションへの実用性が裏付けられた。