[論文レビュー] High-throughput decoder of quasi-cyclic LDPC codes with limited precision for continuous-variable quantum key distribution systems

Chuang Zhou, Yang Li+8 more|arXiv (Cornell University)|Jul 5, 2022

Quantum Computing Algorithms and Architecture被引用数 6

ひとこと要約

本稿では、連続変数量子鍵配送（CV-QKD）システムに特化した、高スループットで固定小数点のFPGAベースのデコーダを提示する。層別デコーディングアーキテクチャと、精度制限によるデコーディング誤差を低減する残差ビット誤り訂正アルゴリズムを採用することで、コードレート0.2および0.1において、それぞれ360.92 Mbpsおよび194.65 Mbpsのスループットを達成し、25 kmおよび50 kmの伝送距離で、それぞれ17.97 Mbpsおよび2.48 Mbpsのリアルタイム秘密鍵生成を実現する。

ABSTRACT

More than Mbps secret key rate was demonstrated for continuous-variable quantum key distribution (CV-QKD) systems, but real-time postprocessing is not allowed, which is restricted by the throughput of the error correction decoding in postprocessing. In this paper, a high-throughput FPGA-based quasi-cyclic LDPC decoder is proposed and implemented to support Mbps real-time secret key rate generation for CV-QKD for the first time. A residual bit error correction algorithm is used to solve the problem of high frame errors rate (FER) caused by the limited precision of the decoder. Specifically, real-time high-speed decoding for CV-QKD systems with typical code rates 0.2 and 0.1 is implemented on a commercial FPGA, and two throughputs of 360.92Mbps and 194.65Mbps are achieved, respectively, which can support 17.97 Mbps and 2.48 Mbps real-time generation of secret key rates under typical transmission distances of 25km and 50km, correspondingly. The proposed method paves the way for high-rate real-time CV-QKD deployment in secure metropolitan area network.

研究の動機と目的

• 高繰り返しレートのCV-QKDシステムにおけるリアルタイム秘密鍵生成のボトルネックを解消するため、後処理のスループットが低い問題に対処すること。
• 低SNRのCV-QKDチャネルにおけるFPGAベースのLDPCデコーダで生じる限界精度の固定小数点演算による性能劣化を克服すること。
• 一般的なCV-QKDコードレート（0.1および0.2）に最適化された、高スループットかつリソース効率の良いFPGA実装による層別準巡回LDPC（QC-LDPC）デコーダの設計。
• 商用FPGAを用いて、実用的なメトロポリタン距離（25 kmおよび50 km）で数Mbpsレベルのリアルタイム秘密鍵生成を実現すること。
• 固定小数点デコーディングによる精度損失に起因するフレーム誤りを補正するため、残差ビット誤り訂正機構を統合すること。

提案手法

• 商用FPGA上にパイプライン化され並列処理構造を持つ層別デコーディングアーキテクチャを採用し、準巡回マルチエッジタイプLDPC（QC-MET-LDPC）コードを実装する。
• 面積、速度、精度のバランスを図るため、19ビットのワード幅を用いた固定小数点演算を採用し、リソース使用量と消費電力を最小限に抑える。
• 二重ポートRAMから正しい変数ノードメッセージを抽出するためのシフト右ユニットを設計し、クロックサイクル間でのデータアラインメントを保証する。
• 現在の層インデックスに応じた動的入力選択を備えたシフト左ユニットを実装し、反復デコーディング中にデータの上書きを防止する。
• 標準LDPCデコーディングの後に残差ビット誤り訂正アルゴリズムを適用し、限界精度デコーディングに起因する残存フレーム誤りを補正する。
• 密度推移とプログレッシブエッジ成長（PEG）を用いたコード構造最適化により、BI-AWGNチャネル上での閾値が2.56 dB（レート0.1）および1.71 dB（レート0.2）のQC-MET-LDPCコードを設計する。

実験結果

リサーチクエスチョン

• RQ1 固定小数点FPGAベースのLDPCデコーダは、高繰り返しレートのCV-QKDシステムにおけるリアルタイム秘密鍵生成を支えるのに十分なスループットを達成できるか？
• RQ2 限界精度の固定小数点演算は、低SNRのCV-QKD環境下でのデコーディング性能にどのように影響を及ぼし、その影響を軽減できるか？
• RQ3 一般的なCV-QKDコードレートにおいて、フレーム誤り率を低く保ちながら、商用FPGA上でのQC-LDPCデコーディングの最大スループットはどの程度達成可能か？
• RQ4 デコーディング精度が制限される状況下で、残差ビット誤り訂正はシステム性能をどの程度向上できるか？
• RQ5 提案されたデコーダは、実用的な伝送距離（例：25 kmおよび50 km）で数Mbpsレベルのリアルタイム秘密鍵レートを実現できるか？

主な発見

• 提案されたFPGAベースのデコーダは、コードレート0.2の場合に360.92 Mbpsのスループットを達成し、25 km伝送距離で17.97 Mbpsのリアルタイム秘密鍵生成を可能にする。
• コードレート0.1の場合、194.65 Mbpsのスループットを達成し、50 km伝送距離で2.48 Mbpsのリアルタイム秘密鍵生成を可能にする。
• 残差ビット誤り訂正アルゴリズムは、限界精度デコーディングに起因するフレーム誤り率（FER）を効果的に低減し、低SNR環境下でも信頼性の高いキーリコンストラクションを可能にする。
• 19ビットの固定小数点演算を用いることで、面積、速度、精度のバランスを良好に保ったデコーダ設計が実現され、実用的で低消費電力なCV-QKDシステムへの展開に適している。
• 本実装は、商用FPGAを用いたCV-QKDにおける初めてのリアルタイムで高スループットなLDPCデコーディングを実現し、GPUベースやオフライン処理に起因する従来の制限を克服した。
• 最適化されたQC-MET-LDPCコードは、BI-AWGNチャネルモデル下で2.56 dB（レート0.1）および1.71 dB（レート0.2）の閾値を達成し、シャノン限界に非常に近い性能を示している。